瓜大三哥

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AXI Bridge 和AXI Interconnect

AXI bridge 可以转接PCIe总线提供AXI4嵌入式系统和PCIe系统。 ? 它包括内存从AXI4映射到AXI4-Stream桥和AXI4-Stre...

8137
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AXI BRAM Controller和Block memory generator(BMG)

AXI BRAM Controller ? 这个块RAM在AXI interconnect被作为AXI Endpoint的从核并且作为系统主设备与局部块RAM通...

3335
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System DMA 和Bus Master DMA

System DMA是将DMA作为中心位置挂在总线上,能够被总线上的任何设备所使用。BMD是目前为止发现的基于PCIe总线使用最多的DMA类型(使用Endpoi...

21610
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单口RAM

单口RAM 只有一套数据总线、地址总线和读写控制线,因此当多个外设需要访问同一块单口RAM 时,需要通过仲裁电路来判断。 单口RAM,只有一套地址总线,读和写是...

3177
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双口同步RAM

具有两套地址总线,一套用于读数据,一套用于写数据,二者可分别独立操作。下面给出一个128× 8 位双口RAM 的Verilog HDL 设计实例。 modul...

1969
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串口通信控制器的Verilog HDL实现(一) 顶层模块

本设计采用分层设计思想,主要由顶层模块、波特率发生器、接收模块和发送模块这4个模块组成,强调功能划分明确,便于系统设计和调试。 本系统要求在Xilinx Spa...

25710
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串口通信控制器的Verilog HDL实现(二) 波特率发生器模块

波特率发生器实际上是一个分频器,从给定的系统时钟频率得到要求的波特率。一般来讲,为了提高系统的容错性处理,要求波特率发生器的输出时钟为实际串口数据波特率的N倍,...

5119
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串口通信控制器的Verilog HDL实现(三) 发送模块的Verilog HDL 实现

由于波特率发生器产生的时钟信号bclk的频率为9600Hz的16倍,因此在发送器中,每16个bclk周期发送一个有效比特,发送数据格式严格按照图13-3所示的...

2495
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串口通信控制器的Verilog HDL实现(四) 接收模块的Verilog HDL 实现

但凡涉及到双方通信的系统,接收机的复杂度往往都是高于发送机的,对于串口通信系统也如此。在接收系统中,起始状态和数据都需要依靠接收端检测得到,为了避免毛刺影响,...

2255
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FPGA中的竞争和冒险现象

冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感,任何一点毛刺都可能会使系统出错,因此判断逻辑电路中是否存在冒险以及如何避免冒险是设...

2396
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乒乓结构和流水线设计

乒乓结构 ? l 通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换,将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处...

2856
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超前进位加法器

module adder_demo( a,b,cin,co,so ); input [3:0]a; input [3:0]b; input ci...

2198
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ROM 单元

在数字系统中,由于ROM掉电后数据不会丢失,因此ROM单元也有着更广泛的应用。 对于容量不大的ROM,在Verilog HDL中可以通过case语句来实现。下面...

2235
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移位寄存器的工作原理

把若干个触发器串接起来,就可以构成一个移位寄存器。由4个边沿D触发器构成的4位移位寄存器逻辑电路如图11-41所示。数据从串行输入端D1输入。左边触发器的输出作...

2228
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按键扫描接口的Verilog HDL 实现

使用Verilog HDL 实现图11-28 所示的4*4 矩阵键盘的接口扫描模块。 module button_scan( clk,in,out,num ...

1996
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键盘防抖

按键大多是机械式开关结构,一个按键开关在闭合是不会马上接通,在断开时也不会一下在断开,而是会产生一系列的抖动现象。释放按键后,按键信号稳定前出现了多个段脉冲,如...

2129
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SPI 接口协议的Verilog HDL 实现

1.串行外设接口SPI(Serial Peripheral Interface)是一种由Motorola 公司推出的一种同步串行接口,得到了广泛应用。SPI 接...

3057
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CRC16 编码器的Verilog HDL 实现

CRC-16 码采用的生成多项式为 G(x) = x16 + x15 + x2 +1 module crc_16( clk,rst,x,crc_reg,crc_...

2695
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DCM 模块的Verilog HDL 调用

DCM 共由四部分组成,如图12-6 所示。其中最底层仍采用成熟的DLL 模块;其次分别为数字频率合成器(DFS,Digital Frequency Synth...

2658
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块RAM的Verilog HDL调用

(1)单端口RAM 模式 单端口RAM的模型如图所示,只有一个时钟源CLK,WE为写使能信号,EN为单口RAM使能信号,SSR为清零信号,ADDR为地址信号,D...

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