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文章/答案/技术大牛

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瓜大三哥

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Storage Elements

slice 同步异步

每个 Slice 有 8 个 FF 。四个可以配置为 D 型触发器或电平敏感锁存器，另外四个只能配置为 D 型触发器，但是需要记得是：当原来的四个 FF 配置为锁存器时，不能使用这四个 FF 。 FD

2021-02-24

1.2K0

Look-Up Table(LUT)

在 7 系列中实现数字电路的与、或、非等逻辑是通过 6 输入的查找表实现的。LUT 有 6 个输入（A1~A6）和 2 个输出（O5~O6）。在一个 Slice 中，四个 LUT 分别是 A，B，C，D。

2021-02-24

6210

Slice Description

el function logic slice xilinx

这些单元可以用来提供逻辑、算术和 ROM 功能。此外，有些 Slice 还支持两个附加功能：使用分布式 RAM 存储数据和使用 32 位寄存器移位数据。支持这些附加功能的 Slice 称为 SLICEM ；其他切片称为 SLICEL 。每个CLB可以包含两个 SLICEL 或一个 SLICEL 和一个 SLICEM 。

2021-02-24

8310

Xilinx FPGA 从spi flash启动配置数据时的地址问题

flash tcp/ip fpga 数据结构

fpga 上电时，默认是从 flash 的 0x00 地址开始读数据。如 UG470 文档 page144 描述

2021-02-24

1.8K0

Xilinx FPGA程序升级

tcp/ip 数据分析 flash fpga 单片机

Xilixn FPGA提供了一种在线升级的方式，可以通过ICAP指令实现。ICAP(Internal Configuration Access Port) 指的是内部配置访问端口，其主要作用是通过内部配置访问端口（ICAP），用户可以在FPGA逻辑代码中直接读写FPGA内部配置寄存器（类似SelectMAP），从而实现特定的配置功能，例如Multiboot。FPGA实现IPROG通常有两种方式，一种是通过ICAP配置，一种是把相关指令嵌入bit文件中。与通过bit文件实现IPROG相比，通过ICAP更灵活。对Xilinx FPGA的升级其实是Multiboot的操作。如下图所示，基地址存放的是Golden Image(bootloader)，而高地址存放的是MultiBoot Image。小编会在本文对Xilinx 7系列的MulTIboot做一些简单介绍。

2021-02-24

3.9K0

CLB Arrangement

负载均衡 fpga 硬件开发

Xilinx 7 系列 FPGA 是基于 ASMBL 架构提供的独特列式方法的第四代产品。

2021-02-24

6720

画时序图工具

time visio 编辑器后台

画时序图是一个 IC 设计人员的基本能力，下面介绍几个画时序图的工具，小编基本上都使用过，现在比较倾向于 wavedrom。

2021-01-12

3.4K0

How do I reset my FPGA?

fpga 编程算法缓存

Editor’s Note: This article first appeared in the Summer 2011 issue of Xcell Journal , and is reproduced here with the kind permission of Xilinx.

2021-01-12

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fpga复位的几种方法

fpga 单片机缓存 windows

在 FPGA 设计中，复位起到的是同步信号的作用，能够将所有的存储元件设置成已知状态。在数字电路设计中，设计人员一般把全局复位作为一个外部引脚来实现，在加电的时候初始化设计。全局复位引脚与任何其它输入引脚类似，对 FPGA 来说往往是异步的。设计人员可以使用这个信号在 FPGA 内部对自己的设计进行异步或者同步复位。

2021-01-12

1.6K0

视频处理之Laplace 算子【附源码】

https 网络安全

拉普拉斯算子是一种重要的图像增强算子，它是一种各向同性滤波器，即滤波器的响应与滤波器作用图像的突变方向无关，而且实现简单，被广泛用于图像锐化和高频增强等算法中。分别对Laplace算子x,y两个方向的二阶导数进行差分就得到了离散函数的Laplace算子。

2020-12-29

7280

视频处理算法——Dither

编程算法图像处理

最早源自二战，当时的轰炸机飞行员使用了一个机械计算机来进行导航和 bomb 轨道计算。奇怪的是，这些计算机(由上百机械零件组成)在飞机甲板上要比在地面上工作地更为准确。工程师们意识到飞机的震动降低了它的一些活动部件所导致的错误。为了让它们更好的工作，工程师为这种计算机安装了震动马达，他们把这些马达的震动成为 dither 。

2020-11-26

4K0

wujian100——FPGA综合实现

最后就可以生成 bit 流文件。而且小编还看到 Slack 恰好为 0 ，的确是 ”绝了“。

2020-11-10

1.8K1

Xilinx FPGA bit 文件加密

编程算法 fpga 单片机数据加密服务

当你的项目终于做完了，到了发布的关键节点，为了防止自己的心血被别人利用，最好对产品进行bit加密。

2020-09-30

1.4K0

动态时钟相位

tcp/ip 单片机

动态调整时钟相位调节需要在 IP 界面勾选 Dynamic Phase Shift选项。这时候 IP 会多出来一个 4 个引脚，分别是：

2020-09-22

2.6K0

动态时钟频率

单片机 tcp/ip

动态调整时钟频率输出，需要在 IP 界面勾选 Dynamic Reconfig选项。这时候 IP 会多出来一个 AXI-lite 的控制接口。

2020-09-22

2.5K0

PLL/DLL/DCM/MMCM

fpga 硬件开发单片机

在 Xilinx 的 FPGA 中，时钟管理器称为 Clock Management ，简称 CMT 。常用到的 DCM / PLL / MMCM 都包含在 CMT 中。

2020-09-22

2K0

Xilinx 7系列时钟结构

xilinx 的 FPGA 时钟结构，7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如下图所示。

2020-09-22

1.2K0

FPGA程序加载方式

fpga flash 硬件开发 windows

Vivado 设计过程中生成的 bit 流文件需要通过特定的配置引脚导入到 FPGA 中。专用配置引脚上的不同电压级别决定了不同的配置模式。可选的配置模式有：

2020-09-14

3.2K0

VIO 可以实时监测或驱动FPGA内部信号，比如没有按键输出，可以使用VIO output 输出一个虚拟 IO 来模拟按键。

2020-09-14

9460

集成逻辑分析仪（Integrated Logic Analyzer ：ILA）功能允许用户在 FPGA 设备上执行系统内调试后实现的设计。当设计中需要监视信号时，应使用此功能。用户还可以使用此功能在硬件事件和以系统速度捕获数据时触发。

2020-09-14

1.6K0

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