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网络交换FPGA

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使用 CCIX进行高速缓存一致性主机到FPGA接口的评估

摘要：长期以来，大多数分立加速器都使用各代 PCI-Express 接口连接到主机系统。然而，由于缺乏对加速器和主机缓存之间一致性的支持，细粒度的交互需要频繁的缓存刷新，甚至需要使用低效的非缓存内存区域。加速器缓存一致性互连 (CCIX) 是第一个支持缓存一致性主机加速器附件的多供应商标准，并且已经表明了即将推出的标准的能力，例如 Compute Express Link (CXL)。在我们的工作中，当基于 ARM 的主机与两代支持 CCIX 的 FPGA 连接时，我们比较了 CCIX 与 PCIe 的使用情况。我们为访问和地址转换提供低级吞吐量和延迟测量，并检查使用 CCIX 在 FPGA 加速数据库系统中进行细粒度同步的应用级用例。我们可以证明，从 FPGA 到主机的特别小的读取可以从 CCIX 中受益，因为其延迟比 PCIe 短约 33%。不过，对主机的小写入延迟大约比 PCIe 高 32%，因为它们携带更高的一致性开销。对于数据库用例，即使在主机-FPGA 并行度很高的情况下，使用 CCIX 也可以保持恒定的同步延迟。

网络交换FPGA

2022-08-30

1.4K0

P4用软件实现和硬件实现的区别

摘要：我们目前看到从可配置性有限的固定功能网络设备向具有完全可编程处理流水线的网络设备的转变。这种发展的一个突出例子是P4，它提供了一种语言和参考架构模型来设计和编程网络设备。这个参考模型的核心元素是可编程匹配动作表，它定义了网络数据包的处理步骤。在本文中，我们演示了这些表，我们使用它们来创建自己的建模框架，它们是设备性能的关键驱动因素。

网络交换FPGA

2020-11-03

2.3K0

业界首个NIC中PCIe性能测试基准程序公布！

fpga .net 缓存腾讯云测试服务

近年来，在可编程NIC的发展和可用性的推动下，终端主机逐渐成为核心网络功能(如负载平衡、拥塞控制和特定应用网络卸载)的实施点。然而，在可编程NIC上实现定制设计并不容易:许多潜在的瓶颈会影响性能。

网络交换FPGA

2020-09-28

2.7K0

目前学术界最先进的数据包调度器介绍！

编程算法缓存 fpga

随着链路速度的提高和CPU速度缩放速度的降低，软件中的数据包调度会导致较低的精度和较高的CPU利用率。通过将数据包调度卸载到诸如NIC之类的硬件，可以潜在地克服这些缺点。然而，为了保持软件分组调度器的灵活性，硬件中的分组调度器必须是可编程的，同时还必须快速且可扩展。硬件中最先进的数据包调度程序要么折衷了可扩展性（Push-In-First-Out（PIFO）），要么表达了各种数据包调度算法的能力（先进先出（FIFO）））。此外，即使是像PIFO这样的通用调度原语，其表达能力也不足以表达分组调度算法的某些关键类别。因此，在本文中，我们提出了PIFO原语的泛化，称为Push-In-Extract-Out（PIEO），它与PIFO一样，维护元素的有序列表，但与PIFO不同，PIFO只允许从列表的开头出队，PIEO通过在出队时支持基于断言的可编程过滤，允许从列表中的任意位置出队。接下来，我们介绍PIEO调度程序的快速且可扩展的硬件设计，并在FPGA上进行原型设计。总体而言，PIEO调度程序比PIFO具有更高的表达力和30倍以上的可伸缩性。

网络交换FPGA

2020-06-07

3.6K0

业界第一个真正意义上开源100 Gbps NIC Corundum介绍

fpga 缓存开源 https 网络安全

来源：内容由「网络交换FPGA」编译自「FCCM2020」，谢谢。FCCM2020在5月4日开始线上举行，对外免费。我们有幸聆听了其中一个有关100G开源NIC的介绍，我们对该文章进行了翻译，并对其中的开源代码进行了分析并恢复出基于VCU118的工程，通过实际测试感受到了第一款真正意义上的100G开源NIC的强大（很多100G的开源都是基于HLS等非HDL语言，尽管可以转化成HDL，但电路架构参考意义已经不大）。开源Verilog代码中每个.v文件都是所有的组合和时序分别用一个always模块描述，代码中高位宽分段处理方式，多级流水的架构等很多地方都是非常值得借鉴和学习的地方。我们认为，github是一个宝库。我觉得现在的研究生培养质量的评价其实就可以看开源项目的参与程度，这完全能反应出一个学生的自学能力和独立研究的能力。而一个科研工作者，尤其是搞工程或应用基础研究的，如果没有做出来一两个星数100以上的开源项目，就不算成功。欢迎感兴趣的同学一起交流讨论。以下先附上本次会议的视频

网络交换FPGA

2020-05-22

4.1K0

高端FPGA揭秘之存储及高速接口

fpga 数据分析硬件开发缓存嵌入式

来源：内容由「网络交换FPGA」编译自「eejournal」，作者：Kevin Morris，谢谢。

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2020-04-21

2.5K0

[干货]FPGA设计中大位宽、高时钟频率时序问题调试经验总结

单片机 fpga 缓存

问题一：没有对设计进行全面的约束导致综合结果异常，比如没有设置异步时钟分组，综合器对异步时钟路径进行静态时序分析导致误报时序违例。

网络交换FPGA

2020-01-14

4.7K1

干货：Vivado 直接修改RAM初始化文件，避免重新综合、实现的方法

以交换机设计为例。在交换机设计前期，转发表项是固化在交换机内部的（给FPGA片内BRAM初始值），但是在测试过程中，往往需要对表项进行修改，如果直接修改BRAM的coe文件，则需要重新综合、实现、生成bit文件，其中，综合与实现耗时十分严重，设计规模越大，消耗的时间越长，而生成bit文件消耗的时间则相对固定。针对上述问题，本文探究一种避免综合与实现，直接修改BRAM初始化值的方法，可以避免综合、实现两个步骤，修改BRAM初始值后，直接生成bit文件，可节约大量的时间。

网络交换FPGA

2019-10-29

3.7K0

网络处理器概述

硬件开发单片机 arm 缓存编程算法

曾几何时，网络处理器是高性能的代名词。为数众多的核心，强大的转发能力，定制的总线拓扑，专用的的指令和微结构，许多优秀设计思想沿用至今。Tilera，Freescale，Netlogic，Cavium，Marvell各显神通。但是到了2018年，这些公司却大多被收购，新闻上也不见了他们的身影，倒是交换芯片时不时冒出一些新秀。

网络交换FPGA

2019-10-29

2.6K0

为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深

FPGA调试本身就是挺辛苦的一件事情，尤其是在刚开始调试FPGA的时候，无论培训的时候如何强调一些注意事项，如跨时钟域问题，如接口问题，以及RAM读写冲突问题，但一旦做起项目来，每每还是有同学必须要亲自往这些坑里面跳一次才真正懂得这些BUG的含义。

网络交换FPGA

2019-10-29

3.6K0

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