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vcs实用技巧
VCS是编译型verilog仿真器,VCS先将verilog/systemverilog文件转化为C文件,在linux下编译生成的可执行文./simv即可得到仿真结果。
数字芯片社区
2022-09-19
2.3K0
数字IC设计 | 入门到放弃指南
Verilog语言与软件语言最大的区别就是,因为它是用于描述电路的,因此它的写法是非常固定的,因为电路的变化是非常有限的。学习Verilog的时候,很多时候我们并不是在学习这门语言本身,而是学习其对应的电路特征,以及如何对这个电路进行描述。如果心中没有电路,那么你是不可能写好Verilog的。
数字芯片社区
2022-04-06
2.1K0
平头哥开源项目wujian100_open | 基于synplify+vivado生成bitfile
Use the sdc2fdc Tcl shell command to convert the timing constraints.
数字芯片社区
2022-04-06
1.5K0
fsdb实用技巧
将clk==1&rst==1&cnt_flag==1时对应的pwm_cnt数据写到fsdb.txt文件中;
数字芯片社区
2021-12-15
4.2K0
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