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文章/答案/技术大牛

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科学计算

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GPU可以加速芯片设计的Implementaion吗？

gpu 布局科技设计芯片

在数字设计的Implementation过程中，从RTL到GDSII的每一步都是高度计算密集型的。在SoC层面，为了最小化互连的延迟，我们需要评估数百个partition的各种布局方案。一旦确定了布局方案，接下来就是进行每个partition内的其余步骤，以实现全芯片的implementation和signoff。由于每一步的计算需求已经很高，并且还要乘以partition的数量，这就引发了一个问题：传统用于数字设计的CPU是否已经达到了容量极限？GPU是否能够满足计算需求？

2024-04-19

1280

安装过程需要277GB的Vivado各个模块分别需要多大空间

部署工具软件调试硬件

Vivado真的是太庞大了，现在一个安装包都要90GB的大小，安装过程甚至需要277GB的空间。真是应了那句话了：硬件但凡有一点升级，都会被软件立马吃掉。

2024-04-19

980

Tesla Robotaxi, What Just Happened?

模型推荐算法研发自动驾驶汽车

看到这个消息，感觉非常振奋，毕竟特斯拉走的纯视觉的自动驾驶方案，如果能发布Robotaxi，说明特斯拉的自动驾驶技术已经比较成熟了。

2024-04-12

730

FPGA时序优化之Reduce MUXF Mapping

优化 fpga mapping reduce 路由

在介绍Reduce MUXF Mapping，我们需要知道什么是MUXF，这就得从UltraScale的CLB说起。

2024-04-12

360

突破FPGA网络极限！为智能网卡（SmartNIC）提供400 GbE速度和PCIe Gen 5.0功能

fpga 解决方案网络芯片性能

加利福尼亚州圣何塞，2023年6月——高性能FPGA芯片和嵌入式FPGA硅知识产权（eFPGA IP）领域的领导性企业Achronix半导体公司日前宣布：Achronix网络基础架构代码（ANIC）现已包括400 GbE的连接速度。ANIC是一套灵活的FPGA IP模块，专为提升高性能网络传输速度而进行了优化，可用于Speedster®7t FPGA芯片和基于该芯片的VectorPath®加速卡。Achronix的FPGA产品和IP网络解决方案为要求最苛刻的应用提供最高的性能。

2024-04-12

1280

中高端FPGA如何选择

优化 fpga 接口开发设计

随着国产FPGA的崛起，中低端产品中，很多国产FPGA都是不错的选择，性价比很高。高端FPGA中，往往还是以AMD和Intel为主，但最近这几年，Achronix公司的FPGA异军突起，在高端FPGA市场，给AMD和Intel造成了很大的挑战。在Intel的一份报告中，已经将Achronix当作一个强劲的竞争对手。今天我们就来看下，Achronix的FPGA有哪方面的优势？为什么能挑战AMD和Intel在高端FPGA的地位？

2024-03-20

1070

FPGA中降低时钟skew的几种方法

优化 fpga 设计同步性能

在时序报告中，会显示出clock path skew，如果时钟偏移超过0.5ns，就需要额外关注了。

2024-03-20

790

UltraScale系列在时钟架构上的升级

fpga 架构连接路由网络

UltraScale架构的设备在时钟架构上有显著的创新，全局时钟缓冲器和局部时钟缓冲器之间的差异很小。因此，7系列的区域时钟缓冲器已被新的时钟缓冲器取代，这些新的时钟缓冲器具有更广泛的全局覆盖范围，同时自动利用局部时钟缓冲器进行时钟的局部分配。CMT模块由一个MMCM和两个PLL组成。MMCM与7系列家族非常相似，而PLL则为I/O PHY时钟提供了新特性，但在时钟设备其他部分的功能和连接性方面有所减少。

2024-03-20

980

UVM手把手教程系列（二）Phase机制介绍

post 教程迁移 build component

UVM中的phase，按照其是否消耗仿真时间（$time打印出的时间）的特性，可以分成两大类，一类是function phase，如 build_phase、connect_phase等，这些phase都不耗费仿真时间，通过函数来实现；另外一类是task phase，如run_phase等，它们耗费仿真时间，通过任务来实现。给DUT施加激励、监测DUT的输出都是在这些phase中完成的。在下图中，灰色背景所示的是task phase，其他为function phase。

2024-03-02

1250

UVM手把手教程系列（一）UVM基础

教程数据树形结构函数基础

由于在工作中需要用到UVM仿真，就将自己的学习过程记录下来，写成了一个UVM学习的系列文章，文章中的绝大多数内容都来自《UVM实战》这本书，也从找了一些网上的公开资料，并从零开始搭一个UVM的验证环境，里面包含了UVM中许多功能的用法，相信能更好的帮助刚入门的工程师们理解UVM的工作机制。

2024-03-02

1480

Versal FPGA中的浮点计算单元

架构连接路由设计 fpga

Versal FPGA中最新的DSP原语DSP58，它在最新的DSP48版本上已经有了许多改进，主要是从27x18有符号乘法器和48位后加法器增加到了27x24和58位。但除此之外，DSP58还有两种额外的操作模式，分别称为DSPCPLX和DSPFP32。本文将重点介绍其中的DSPFP32，它是一个硬化的浮点加法器和乘法器。

2024-02-22

1310

最好用的AI工具汇总

动画工具模型视频特效

2024-02-22

1130

什么是Forwarded Clock？

数据同步系统 clock 管理

Forwarded Clock是一种时钟信号管理技术，用于在不同部件之间同步数据和控制信号。Forwarded Clock的目的是减少时钟偏斜（clock skew）和提高系统的整体性能和可靠性。这种方法特别关注于如何有效地将时钟信号从一个系统部分传递到另一个部分，以确保整个系统同步运行。

2024-02-22

1290

proFPGA验证环境介绍

工具开发软件调试原型

proFPGA是mentor的FPGA原型验证平台，当然mentor被西门子收购之后，现在叫西门子EDA。我们首先介绍一下原型平台是做什么的，再跟现在市场占有率最高的HAPS原型平台做个对比。

2024-01-23

1050

为什么选择XCKU5P而不是XC7K325T？

设计芯片性能工程师管理

XC7K325T在FPGA圈可谓是家喻户晓，很多FPGA工程师都用过，因为性价比非常高，又因为使用的人多，出货量大，又导致了成本的下降，如此的良性循环，可谓是各大厂商心中的理想型FPGA芯片了。

2024-01-11

1110

为什么选择XKUC5P而不是XC7K325T？

工程师管理设计芯片性能

XC7K325T在FPGA圈可谓是家喻户晓，很多FPGA工程师都用过，因为性价比非常高，又因为使用的人多，出货量大，又导致了成本的下降，如此的良性循环，可谓是各大厂商心中的理想型FPGA芯片了。

2024-01-04

1890

经过BUFGMUX的时钟该如何约束(更新)

clock set 工具数据异步

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。

2023-12-19

1660

经过BUFGMUX的时钟该如何约束

add clock set timing 数据

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。

2023-12-14

1790

lwip代码分析

定时器函数接口连接数据

lwIP（Lightweight IP）是一个为嵌入式系统设计的轻量级TCP/IP协议栈。它旨在为资源受限的环境提供完整的网络协议功能，同时保持低内存使用和代码大小。由于其模块化的设计，开发者可以根据需要选择包含或排除特定功能，以满足特定应用的资源要求。

2023-10-31

2670

为什么DDR3/4不需要设置input delay和output delay？

delay input output 数据算法

前言：本文章为FPGA问答系列，我们会定期整理FPGA交流群（包括其他FPGA博主的群）里面有价值的问题，并汇总成文章，一方面是希望能帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。

2023-09-15

1910

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