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1、请问下列工具中哪些工具不支持RTL级代码仿真?
A、VCS
B、Modelsim
C、NC-verilog
D、LEDA
答案:
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2、请问数字芯片设计中“逻辑综合阶段”主要作用是?
A、将RTL代码转化为门级网表
B、完成功能仿真
C、完成时序仿真
D、完成布局布线
答案:
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3、请问目前可以完成布局布线的EDA工具主要包括哪些?
A、ICC2
B、Encounter
C、ICC
D、Innovus
答案:自动布局布线
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4、请问相比静态时序分析,动态仿真的主要缺点是什么?
答案:时间长,测试向量难以把功能点覆盖全面
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5、请问逻辑综合重点关注的指标是?
流动性指标
杠杆指标
效率指标
盈利性指标
现金流指标
答案:A,B,C,D,E
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1、将RTL代码转为网表是哪个阶段? 布局布线阶段的需要输入的设计文件是代码还是网表? 功能验证阶段通常有哪些EDA工具? Synopsys、Cadence两家的仿真验证工具、逻辑综合工具、形式验证工具、布局布线工具分别是什么?
答案:
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1、代码中所有reg都会被综合为寄存器。
答案:错误
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2、if-else语句对应的电路是一个有优先级的多路选择器。
答案:错误
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3、case语句对应的电路是一个有优先级的多路选择器
答案:错误
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4、ull case语句可以把电路综合成一个分支全面的电路,消除因分支不全引起的latch。
答案:正确
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5、output =#30 1’b0,该赋值语句中,#30所表示的延迟值在逻辑综合中将被综合为延迟为10个单位值的缓冲器。
A.
A.industrial
B.as
C.industrial
D.so
答案:D这是一道语法题,考点是连词so后面倒装句的用法。sodo…意思是:也同样…。
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6、可综合“四宝”为assign、always、case、if-else
答案:正确
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1、下列哪种逻辑单元因其占用资源较大、逻辑延迟链路较复杂,成为代码设计中需要重点关注的对象?
A、乘法器
B、加法器
C、与非门
D、异或门
答案:
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2、多if语句对应的电路是一个有优先级的多路选择器。
答案:正确
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3、相比“先加后选”结构,“先选后加”结构的面积更小,其原因是加法器数量少。
答案:
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1、常用的“面积换速度”的方法包含以下哪些?
A.等价类划分
B.边界值分析
C.因果图法
D.决策表法
E.控制流测试法
答案:ABCD
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2、流水线电路中,最快时钟频率往往取决于延迟最大的流水级
答案:D●与算数表达式“(a(b-c))*d”对应的树是(7)(7)【参考答案】:B●C程序中全局变量的存储空间在(8)分配(8)A.代码区B.静态数据区C.栈区D.堆区
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1、
答案:
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2、锁存器比寄存器省面积,但为什么在数字芯片设计中通常使用寄存器?
答案:【计分规则】: 总分20分。共两点理由,每点10分。
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3、已知一个4bits的输入A,A!=4’b0000,A从最高位开始数,第一个出现1的位置为B。如,A=4’b0111,B=2’b10。注意A为4bit,B为2bit。 (1)[共20分]请写出B求值的VerilogHDL的代码描述。 (2)[共20分]请写出B[1]与B[0]的逻辑表达式。
答案:无
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1、采样中“快到慢”与“慢到快”在考虑问题时有什么区别:除亚稳态问题外,还需考虑 问题。
答案:
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1、正确的产生空满标志是任何FIFO设计的关键;空满状态产生的原则是:
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2、如果采用二进制编码,空标志的产生条件是:写指针与读指针满足 ,满标志的产生条件是:写指针与读指针满足 。
答案:(1)(q->head==q->tail)&&(q->tag==0) (2)((q->head==q->tail)&&(q->tag==1)) (3)(q->tail+1)%q->size (4)(q->head+1)%q->size (5)(q->head==q->tail) (6)(q->head==(q->tail+1)%q->size)) (7)(q->tail+1)%q->size (8)(q->head+1)%q->size
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3、如果采用格雷码编码,空标志的产生条件是:写指针与读指针满足 ,满标志的产生条件是:写指针与读指针满足 。
答案:
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1、在非2次幂深度情况下,格雷码已经不再适用
答案:
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2、多拍寄存器同步能够将亚稳态出现的概率进一步降低
答案:
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1、倘若复位释放时恰恰在时钟有效沿附近,就很容易使寄存器输出出现亚稳态,从而导致亚稳态
答案:
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2、同步释放的意思是让复位信号取消的时候,必须跟时钟信号同步,也就是说正好跟时钟同沿。
答案:
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3、异步复位的同步释放指的是把全局异步复位信号简单地打两拍。
答案:
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1、有先后顺序或者一定规律的电路都可以使用状态机来编写
答案:正确
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