Speedcore eFPGA数据手册——第三章 Speedcore IP接口

尊敬的工程师朋友们,

正值云计算、大数据、人工智能、区块链、智慧城市、智能汽车、新一代数据通信和移动通信快速发展之际,一大批面向全新应用的高端芯片将以ASIC或者SoC的方式不断涌现,比如数据中心或其他互联网基础设施的加速芯片、比特币矿机核心芯片、基于人工智能和边缘计算的安防等各类应用核心芯片、智能汽车和ADAS等应用数据融合处理芯片、5G标准实现和基础设施芯片等等,这些新的芯片将给广大的集成电路设计公司带来诸多机会。与此同时,这些解决方案都有一个共同点,即采用FPGA或者FPGA逻辑阵列来进行数据处理硬件加速,以及应对标准或者技术规范(如自动驾驶安全规范)的不断演进。在设计时即将FPGA逻辑阵列植入到ASIC或者SoC的嵌入式FPGA(eFPGA),正在成为未来诸多高端芯片的重要设计组成部分。

Achronix作为业内唯一提供Speedster系列高端FPGA芯片、Speedcore嵌入式eFPGA、Speedchip定制FPGA晶粒及其他器件多晶粒合封、ACE开发工具的厂商,可以帮助芯片设计公司在开发过程中实现前所未有的效率与速度。例如,在开发新一代搭载Speedcore eFPGA的ASIC或SoC的同时,芯片设计公司即可以基于Speedster FPGA芯片来开发和验证应用,或者采用Speedchip多晶粒合封的方式,与其用户展开系统初步设计和调试;而一旦搭载Speedcore eFPGA的ASIC或SoC流片成功量产,即可与客户进行系统的优化从而在性价比、功耗、体积与空间占用方面形成全面的优势。

为了便于工程师朋友们评估Speedcore eFPGA产品,现将该产品的数据手册提供给大家参考。如有任何需求或者疑问,欢迎随时与我们联系。同时,点击“阅读原文”可以了解关于Speedcore eFPGA的更多、更详细信息。

Speedcore eFPGA数据手册

第三章Speedcore IP接口

接口

有三组接口连接到Speedcore™(见下图)。

数据信号

数据信号(输入和输出)的连接可以在单元块的四条边之上,也可以只在两条相对的边之上。在边界上,既可以选择将信号寄存,或者直接连接到可编程逻辑内核。

时钟输入

时钟输入遵循与数据相同的模式。它们既可以是在四条边之上,也可以是在相对的两边。每条边的每个接口区块有16个接口时钟。

配置接口

eFPGA单元块的编程有一组专用的信号,这些信号的数量取决于所选择的编程选项。

下图后面的表格列出了eFPGA单元块的接口信号。

图12•SpeedcoreeFPGA的接口

引脚

下表为Speedcore eFPGA内核各个输入/输出引脚的描述:

表4•Speedcore eFPGA的引脚

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  • 原文链接https://kuaibao.qq.com/s/20180531G1AOU600?refer=cp_1026
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