清华微电子所可重构计算团队提出人工智能计算芯片的存储优化新方法

6月2日 ~ 6日，第45届国际计算机体系结构大会（International Symposium on Computer Architecture，简称ISCA）在美国洛杉矶召开。清华大学微电子所博士生涂锋斌在会上做了题为《RANA：考虑eDRAM刷新优化的神经网络加速框架》（RANA: Towards Efficient Neural Acceleration with Refresh-Optimized Embedded DRAM）的报告。该研究成果大幅提升了人工智能计算芯片的能量效率。

清华微电子所博士生涂锋斌报告现场

ISCA是计算机体系结构领域的顶级会议。本次大会共收到378篇投稿，收录64篇论文，录用率仅为16.9%。本文是今年中国唯一被收录的署名第一完成单位的论文。尹首一副教授为本文通讯作者，论文合作者还包括清华大学微电子所魏少军教授和刘雷波教授等。

随着人工智能应用中神经网络规模的不断增大，计算芯片的大量片外访存会造成巨大的系统能耗，因此存储优化是人工智能计算芯片设计中必须解决的一个核心问题。可重构研究团队提出一种面向神经网络的新型加速框架：数据生存时间感知的神经网络加速框架（RANA）。RANA框架采用了三个层次的优化技术：数据生存时间感知的训练方法，混合计算模式和支持刷新优化的eDRAM存储器，分别从训练、调度和架构三个层面优化整体系统能耗。实验结果显示，RANA框架可以消除99.7%的eDRAM刷新能耗开销，而性能和精度损失可以忽略不计。相比于传统的采用SRAM的人工智能计算芯片，使用RANA框架的基于eDRAM的计算芯片在面积开销相同的情况下可以减少41.7%的片外访存和66.2%的系统能耗，使人工智能系统的能量效率获得大幅提高。

数据生存时间感知的神经网络加速框架（RANA）

可重构计算团队近年来基于可重构架构设计了Thinker系列人工智能计算芯片（Thinker I，Thinker II，Thinker S），受到学术界和工业界的广泛关注。可重构计算团队此次研究成果，从存储优化和软硬件协同设计的角度大幅提升了芯片能量效率, 为人工智能计算芯片的架构演进开拓了新方向。

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