AMD下一代EPYC服务器:从NUMA到SMP的轮回?

前一天晚上写了东西,按道理应该休息下,不过我看到唐杰总的微博上有新鲜的资料,手痒痒又想班门弄斧写点东西…

如果没搞错的话,这些图片有可能来自AMD官方ppt。看上面的时间点,7nm的“ZEN 2”下一代EPYC服务器CPU现在应该有测试样品了,预计明年发布,当然也如果是下半年或者年底都还不算跳票。

轮回:北桥(North Bridge)重生

我对芯片面积不是太敏感:)

上图仍然是MCM多Die封装,不过除了2个7nm的CPU Die之外,AMD这个14nm的SC2(System Controller)似乎又把“北桥”给恢复了。也就是说,最近这些年被集成进CPU Die之内的一些东西,又给拿出来了。

这一改变有哪些利弊呢?请接着往下看

上面右边的Passive Silicon Interposer Package封装方式,应该看起来还是一个Die,但估计不能使用2种不同集成度的制造工艺;那么AMD下一代EPYC采用的就是左边这种Organic MCM Package。

如上图,每个蓝色的CPU Die 8个核心(16线程),AMD可以选择配置(激活)1-8个Die来实现8-64核的CPU,同时也会带来不同的功耗(主频是另一个影响因素)。

另外,8通道DDR4内存和128 lane PCIe Gen4控制器都是不变的,因为绿色的那颗System Controller必不可少。

上图为当前的EPYC的双CPU互连方式,每个CPU上的4个Die各自重定义一个x16 PCIe lane用于Infinity Fabric,正好是单CPU 128 lane PCIe控制器的一半。

下一代EPYC在这点上仍然相似。

AMD也要有4插槽的配置了,这个前提是PCI控制器集中在每颗CPU上绿色的SC Die。

不同CPU插槽之间的内存NUMA还是存在的,而具体到每颗CPU内部AMD可以说摘帽了吧?

片上SMP解决NUMA问题,不足是?

如上图,左边的CCX就是AMD 8 Core的CPU Die,每个集成32MB的L3 Cache。内存控制器、PCIe Gen4控制器/Infinity Fabric插槽间互连I/O,以及IO COMPLEX(相当于传统南桥/PCH)都集成在System ControllerDie上。

这样的好处是,CPU Die对内存和PCIe设备的访问应该是对等了(相当于片上SMP吧),不再有片上NUMA的问题;不过,内存和PCIe的访问延时可能不如现在的Intel和AMD CPU?

下面简单再看下Intel Xeon Scalable(SP)的网格互连设计:

当CPU核心数增加到一定规模,Intel也不可避免遇到了一颗CPU Die上Sub-NUMA Clustering的问题。

如上图,左边的一半Skylake Core(含L3 Cache等)亲近于左边的2个DDR4 2666内存控制器,被命名为SNC Domain 0,其中还包含2个UPI CPU互连、2个PCIe x16控制器以及连接PCH的DMI x4接口等;同理右边那一半区域就是SNC Domain 1的资源。

Intel Xeon也要做MCM多芯片封装?

那么未来Intel会不会也把CPU核心拆分为2个Die呢?这一点其实在下面的资料中有暗示。

AMD号称Zen2架构比现在代号Naples的EPYC 7601速度快70-80%,当然核心也增加了一倍哦。

我不保证上图一定出自AMD

的ppt:)

如上图,AMD代号Rome的下一代EPYC由于7nm工艺功耗只上升至225W,只是不知道新制程能否在明年内就达到成熟?

据悉,Intel将于年底发布的新一代Xeon SP(Cascade Lake-SP)可能仍将采用14nm,并兼容现在的LGA-3647插槽和服务器平台。再下一代的“Cooper Lake-SP/AP据称依然采用14nm++工艺?2019年晚些时候或者2020年发布,将是一个原生、一个MCM封装,后者支持6条UPI总线。”

上图显示多Die封装的Cooper Lake-AP核心数量也会增加比较多,要是它能改用10nm工艺就好了。那样AMD就不会再写出56?cores、350W、2x698mm这样的描述了…

先写到这里吧,大家有什么意见欢迎拍砖:)

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