数字硬件建模-Verilog篇阶段总结及SystemVerilog篇介绍

数字硬件建模-Verilog篇由于系列文章大家观看性不高，而且系列文章也已基本完成（完成了自己的宿命），剩下状态机、静态时序分析及跨时域分析后续会分散到其他相关专题了，所以可以说这个系列文章已经完结，整个系列文章如下：

整个系列文章写的比较粗糙，因为一开始就属于一个“抛砖引玉”的作用，让大家以一个不同的思想去看待HDL语言，接下来就是整个系列的下一篇章--SystemVerilog篇。

预计半年到一年时间更新完成，整个系列更加基础，适合没接触过Verilog的初学者，同时对于Verilog学习不扎实的朋友进行更加深刻的思考，会从基础的变量开始到用户自定义类型和包再到运算符等等，整个系列只涉及可综合技术，对于验证部分并不会涉及很多，尤其在方面会更加基础。整个系列会涉及非常非常多的基础知识，比如隐藏的类型转换，大小位宽转换等等，反正就是属于Verilog篇的补充及升华篇，欢迎大家持续关注~

整个系列更新完成后会使用HDLBits进行相关的测试。

差不多这样，因为还不清楚会怎么样，所以还需后续更新看看，预计一周一到二篇的速度更新。