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背景介绍：发现网络上大多数都是介绍Latch up 原理的文章（当然博主也写过：请参考文章：一文搞懂闩锁效应（Latch up）），但很少看到介绍具体latch...
文章开始时的声明：以下对比，纯为笔者个人使用感受总结。工具使用，请依照个人习惯和爱好选择。
原理图中电阻值精确到小数点后两位，当我们Layout XL调出对应的电阻时会发现调出的电阻值只精确到小数点后一位，导致最终LVS时报错，如下图；
1.1 相关流程如下，流程图中列出了两种生成dspf文件的工具，本文将以Calibre为例。
Top layout 界面中，菜单栏Launch—Configure Physical Hierarchy..
本文始于2024年3月，以Virtuoso 6.1.8-64b版本讲解"Copy"功能中各个设置项的作用，旨在让读者理解怎么合理并正确快速的进行Copy，并以范...
可在菜单栏Options—Editor，Commands栏View Name List指定view的顺序。
在芯片制造过程中，因为一些系统误差和一些随机误差，使得实际生产出来的器件参数和实际理论参数存在一定的偏差，然而我们可以通过电路设计或器件布局或走线等相关措施（也...
如下图，有时候我们会建立多个runset文件，以适应不同的要求，当验证过后的runset文件我们希望从列表中删除。
在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就像是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集...
重启virtuoso，打开layout会发现在菜单栏Tools下出现Mask Logo选项；点击弹出对应对话框，进行相关设置即可。
特别说明：以下文章中相关专有名词均以TSMC家为例说明，不同厂商对应的名称叫法会存在差异，请知悉！
如下图所示路径，保存自定义好的workspace，可以选择保存至home目录下或者启动路径下。
在CIW(Cadence Interaction Windows)窗口中，执行如下代码；然后再点击原理图中器件，会看到所有与器件相连的net都被高亮了。
Layout窗口中，按如下图设置，这样每次按“x”查看子cell时，电路图对话框中就不会总是弹出单个窗口，而是在一个窗口中弹出多个tap。这样查看多个子电路也不...
在CIW(Cadence Interaction Windows)窗口中，执行如下代码；然后再点击原理图中的net，会看到所有与net相连的器件都被高亮了。
N区的电子（多数载流子）通过扩散运动，向P区注入；反之，P区的空穴（多数载流子）向N区注入；
找到启动Virtuoso所Source的.cshrc文件，在此文件中按如下方式增加代码；
在画版图时，有时需要选中几组左右跨度很长的器件，但很容易又选到其他东西，可以按如下操作；
打开任意两个或多个layout文件窗口，当我们对其中一个layout进行层显示或隐藏操作后，然后鼠标切到另外一个layout窗口，会发现另外一个layout窗口...
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