在FPGA设计与开发中，Device视图和Package视图发挥着重要的作用。在Device视图下：
Vivado HLS 2020.1将是Vivado HLS的最后一个版本，取而代之的是VitisHLS。那么两者之间有什么区别呢？
DSP48最早出现在XilinxVirtex-4 FPGA中，但就乘法器而言，Virtex-II和Virtex-II Pro中就已经有了专用的18x18的乘法器...
在开始描述Non-project模式之前，我们要先确定执行的操作，通常包括如下操作：
Vivado有两种工作模式：project模式和non-project模式。这两种模式都可以借助VivadoIDE或Tcl命令来运行。相比之下，VivadoID...
在Vivado FlowNavigator中有一个Elaborated Design，如下图所示，属于RTL Analysis这一步对应的设计。可能很多工程师都...
组合逻辑生成时钟的典型特征是在网表中我们能够看到LUT（查找表）的输出直接连接或通过BUFG连接到时序逻辑单元比如触发器的时钟端口。最直接的危害是组合逻辑可能会...
这里并行加法是指多个加法操作同时执行，这意味着需要消耗多个加法器。这里我们以4个12-bit数相加（加数和被加数均为12-bit，故和为13-bit，从而避免了...
接下来，我们考虑4个32-bit有符号数相加该如何实现，其中目标时钟频率仍为400MHz。以UltraScale Plus系列芯片为目标芯片。
本文用的芯片型号为xcku115-flvd1924-1L-i，时钟频率为400MHz。
采用HDL代码描述加法运算只需要用操作符“+”即可，这看似很简单，这里我们以两个4-bit数相加为例，对输入/输出数据均寄存，从而形成如下图所示电路。
AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，从下面的示例图中就可见一斑。最直接的体现是AXI-4 Lite的突发长度是固定值1。
AXI-4 Memory Mapped也被称之为AXI-4 Full，它是AXI4接口协议的基础，其他AXI4接口是该接口的变形。总体而言，AXI-4 Memo...
AXI全称Advanced eXtensible Interface，是Xilinx从6系列的FPGA开始引入的一种接口协议，主要描述了主设备和从设备之间的数据...
在这个Summary里，呈现了Setup、Hold和Pulse Width的总体信息，但凡WNS、WHS或WPWS有一个小于0，就说明时序未收敛。
看一个典型的例子，如下图所示。变量x被赋值为10，变量a被赋值为字符x。之后，给变量b赋值$a。最终变量b的值将会是x，而不是10。
嵌套的for循环在算法建模时经常遇到，那么采用Vitis HLS进行综合时，到底是对外层for循环还是内层for循环执行pipeline更好呢？我们来看一个简单...
目前，越来越多的工程师会用到Vivado IP Integrator（IPI）。它的强大之处在于通过实例化和互连IP构建复杂的设计。现在的IPI中，不仅可以添加...
第一步：如果明确使用第三方综合工具，那么对于IP应采用Manage IP的流程，如下图所示。这个方法本质上就是创建了一个IP工程，所有用到的IP都在此工程下被管...
在Vivado下使用IP时，有时会发现IP处于被Locked的状态，如下图所示。这个报告是由命令report_ip_status生成。可以看到，一旦IP被锁定，...
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