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FPGA设计中的优化问题——【面积优化】【速度优化】【关键路径优化】【流水线】【寄存器配平】【资源共享】

(2021乐鑫科技,多选)以下方法哪些是进行面积优化( )。 A: 串行化 B: 资源共享 C: 流水线设计 D: 寄存器配平 E: 逻辑优化 F: 关键路径优...

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一道简简单单的 C 语言编程题

有一套四位数加密系统,输入四位数以后会自动加密。加密规则如下:每位数字都加上 5,然后用和除以 10 的余数代替该数字,分别再将第一位和第四位交换、第二...

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联发科笔试题——Glitch free 无毛刺时钟切换电路、时钟无缝切换、时钟无毛刺切换技术

无毛刺时钟切换电路,又叫 Glitch free 电路、时钟无缝切换电路,在笔试中遇到过,如果没有接触过,很可能无从下手。

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数字IC前端设计流程及工具【RTL设计+功能仿真】【综合】【DFT】【形式验证】【STA静态时序分析】

请说明 IC 前端整合(RTL To Netlist)所包含的流程,并简要说明一下 Synthesis 的主要任务,以及 Synthesis 的输入和输出。

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来看个联发科的大题(6)——联发科技-2021校招 IC 卷 A——时钟无毛刺切换技术

(4)说明DFF2和DFF4为什么采用负沿采样?若采用正沿,会存在何种风险?(3分)

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FPGA/数字IC笔试题——序列检测(FSM状态机)【状态机序列检测】

FSM有限状态机,序列产生,序列检测,是FPGA和数字IC相关岗位必须要掌握的知识点,在笔试和面试中都非常常见。

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Xilinx 7 系列 FPGA 底层资源-- 内部结构之CLB(LUT查找表、Flip-Flop、进位链、MUX)

一直以来,觉得自己关于 FPGA 方面,摸不到“低”——对底层架构认识不清,够不着“高”——没真正独立做过 NB 的应用,如高速、复杂协议或算法、神经网络加速等...

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Xilinx的分布式RAM和块RAM——单口、双口、简单双口、真双口的区别

单口 RAM(Single RAM)、双口 RAM(Dual RAM)、简单双口 RAM(Simple-Dual RAM)、真双口 RAM(True-D...

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来看个联发科秋招的大题(5)——逻辑化简、最小项、卡诺图、反演律、0-1律

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来看个联发科秋招的一个大题(4)——2021校招 Perl 语言哈希表

联发科技,2020-07-17,2021 校招,数字 IC 试卷 A,Perl 语言哈希表。

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来看个联发科秋招的一个大题(3)——必考的Perl语言文件读写

用 perl 脚本读入一个文件,将文件中所有内容变成一行输出到文件 out.txt 中。

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来看个联发科秋招的一个大题(2)——必考的Perl语言正则匹配和文件读写

在数字IC中,很多都要求熟悉 Python 或者 Perl 脚本,联发科和其他很多企业在招聘中也经常有这样的题目。

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来看联发科芯片秋招的一个大题(1)——全减器电路与Verilog

输入 A = 0,B = 0,0+0 = 0,所以 S = 0,C = 0;

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Xilinx FPGA AXI4总线(四)——自定义 AXI-Lite 接口的 IP 及源码分析

在 Vivado 中自定义 AXI4-Lite 接口的 IP,实现一个简单的 LED 控制功能,并将其挂载到 AXI Interconnect 总线互联结构上...

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Xilinx FPGA AXI4总线(三)——握手机制、通道依赖性及AXI-Lite握手实例

AXI4:高性能内存映射需求(如读写DDR、使用BRAM控制器读写BRAM等),为了区别,有时候也叫这个为 AXI4-Full;

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Xilinx FPGA AXI4总线(二)用实例介绍 5 个读写通道

AXI4协议是一个点对点的主从接口协议,数据可以同时在主机(Master)和从机(Slave)之间双向传输,且数据传输大小可以不同。

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FPGA仿真必备——Matlab生成.mif/.txt/.coe【Testbench】【Modelsim】【Matlab】

.mif 和 .coe 是 FPGA 设计中常用的存储文件,用于 ROM、RAM 等存储器数据的加载,常见的还用在 DDS 信号发生器和 FIR 滤波器的设计中...

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Xilinx FPGA AXI4总线(一)介绍【AXI4】【AXI4-Lite】【AXI-Stream】

(3)自定义一个 AXI-Lite 的 IP 作为从机设备 Slave,并将其挂载到 AXI Interconnect 上,由 ZYNQ 的 PS 侧作为主机来...

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卖米的老白

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FPGA手撕代码——CRC校验码的多种Verilog实现方式

用Verilog实现CRC-8的串行计算,G(D)=D8+D2+D+1,计算流程如下图所示:

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