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这段时间在整合一个小ip，因为要验证每个feature是否可行，需要用testbench + C语言的方式进行仿真验证，由于每种feature不仅要在C语言中修...
有时候因为要跑很多rtl的仿真，而现有的资源比较有限，每次都需要等一批rtl仿真结束后，才可以执行下一批，尤其是碰到最末的时候，一批rtl仿真结束，要是在打开电...
这段时间涉及到了IO-PAD，在IO-PAD的RTL的时候注意到了pullup和pulldown，对这个知识比较好奇，就研究了一下，顺便记录下来，IO-PAD的...
spam = 'cat', 'bat', 'rat', 'dog'，如果用spam1:3，选中的内容是bat、rat和dog
由于需要判断子函数返回值是否为1，因此需要在子函数中增加return（PS：如果子函数没 return，默认返回NONE）
程序在执行到print(spam(0))时出现错误，因为除数不能为0，并且 **后续的内容也未执行**
STA的准备工作包括：设定时钟、指定IO时序特性、指定false path和multicycle path
cell的传播延时是根据电平转换波形上的某些测量点定义的，使用以下四个变量定义这些测量点
当一个函数被调用的时候，就会创建一个局部作用域，在这个函数内的所有变量都存在于该局部作用域内（global的变量除外），该函数返回时，这个局部作用域被销毁，这个...
我们知道Verilog是一种并行编程语言，然而Verilog是通过计算机执行的，那么必然要遵循计算机顺序执行的逻辑
现在回到那个小练习，由于我们主要用正则来进行替换，因此我们先将第一行内容进行复制粘贴
其实第一反应是利用正则表达式来操作，但是让用正则表达式以外的操作方式，查了不少方法，最终发现了VIM的宏，觉得挺有意思的，特地记录一下
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