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IC 圆桌派,DFT 第一场复盘

近年来DFT 是个大热点,业内需求量暴增,但人才匮乏,以致千金难求一人。IC 圆桌派讨论了半日DFT, 有大神坐阵,干活太多,分两场复盘,第一场内容可概括为:

  • DFT 的分类
  • IDDQ 的测试
  • 其他

DFT 分类


可以按照以下产品特点进行分类:

  • 超大规模SOC, ASIC 芯片,这类芯片规模超级大,但是芯片结构、时钟结构比较简单,有大量重复例化的IP, 由于芯片规模太大,后端一般采用channelless flow, dft相应一般也要考虑复用以及层次化设计,比如数通类芯片、视频处理芯片、ai芯片等。
  • 芯片规模虽然没有前面说的规模大,但是SOC 比较复杂,集成的IP 数量、种类比较多,芯片时钟定义比较复杂,产品的定义也比较复杂,比如手机SOC 芯片,媒体处理芯片等。
  • 芯片规模比较小,但是芯片对成本非常敏感,对测试成本要求比较高,比如MCU 的DFT 设计。
  • 这两年兴起的汽车电子类芯片,对测试成本要求没有那么高,但是对测试质量要求非常高。

从DFT 的角度,大部分芯片都可以归入上面几类。上面几种芯片,产品特点不同,在进行制定DFT 设计时,应用的策略也不同,DFT 的技术细节也不同。三家EDA 公司也都有相应的参考流程:

  • 对于第一类,核心就是Hier DFT 设计。
  • 第二类,DFT 设计要和Func 设计耦合的更紧一些。
  • 第三类,核心就是低成本DFT 设计。
  • 第四类,加入了许多新的东西,如 insysterm DFT的东西。

IDDQ 测试


IDDQ: Integrated Circuit Quiescent Current, IDDQ 测试是对功能测试的补充,通过测试静态电流IDDQ 可检测出电路中的物理缺陷所引发的故障。IDDQ 测试还可以检测出那些尚未引起逻辑错误,但在电路初期会转换成逻辑错误的缺陷。

IDDQ testing advantages:

  • It is a simple and direct test that can identify physical defects.
  • The area and design time overhead are very low.
  • Test generation is fast.
  • Test application time is fast since the vector sets are small.
  • It catches some defects that other tests, particularly stuck-at logic tests, do not.

Iddq testing drawback:

  • Compared to scan chain testing, Iddq testing is time consuming, and thus more expensive, as is achieved by current measurements that take much more time than reading digital pins in mass production.

Q: 有遇到DC scan 没问题,IDDQ 出问题的?

  • Chain没问题,不代表IDDQ 没问题,跑IDDQ 前得先跑过DC scan, 你说的IDDQ 是功能出问题,还是测出电流有问题?
  • 电流有问题,就要排除啊,看哪个地方有问题,还要看设计对静态电流预估多少。
  • 一般也是要找一下电流异常原因的,我们之前有一个点不准,但是芯片没问题。
  • 先从设计来反思,IDDQ 是测逻辑的,那相关IP以及memory是否power down,先查这些地方。
  • IDDQ test 和Scan test 还是有差别的。IDDQ 只是复用了scan chain。在做IDDQ 的时候,要尽量把电路中的Anlog,X-source等关掉。所以在IP 设计,IP 集成的时候就好考虑到IDDQ 的测试,在SOC 层面,IDDQ 一般会有单独的一个mode 来打开。如果soc比较复杂,ip比较多,想做得细致一些还是很花工时的。

Q: IDDQ 的scan in pattern,不一样在这么地方吗?

  • IDDQ 的scan in 是用来设置内部模块状态的,不是用来scan的。
  • DC scan 覆盖率足够高,芯片很低概率漏筛,那IDDQ 向量功能上基本不会出错,因为IDDQ pattern 数目很少。
  • IDDQ 测静态电流,如果向量调好了,筛片发现电流异常的芯片,可以拦截,有些芯片漏电,但是逻辑没坏,这些芯片也是要去掉的。
  • 早先工艺,IDDQ 测静态漏电流,现在工艺先进,芯片很大,个别管子坏了,表征到漏电流上的数量级就很小,测不出来,现在IDDQ 基本用来摸底芯片静态漏电流多少跟功能预估做correlation.
  • 由于现在代工厂技术都比较牛逼,加上SOC 上面各种各样的IP 比较复杂,现在很多人DFT 做的就没有那么细致,一般都是IDDQ 和Scan mode 合到一起做,生成pattern 的时候靠ATPG 工具来推IDDQ pattern.
  • 合在一起做,会不会收到的data 偏大?within die T rise?
  • 工具会计算,通过scan chain 来构造IDDQ 向量需要的场景,所以要正常shift 有专门IDDQ fault.

Q: 我理解先测IDDQ, 有问题就直接筛了吧,后面还要做Scan test?

  • 先做Scan, DC, AC 最后跑IDDQ.
  • DC 做过代表逻辑基本没问题,该置位的都能置到,我觉得IDDQ 如果是硬指标,放在DC 后面比较好。
  • 先进工艺一般IDDQ 放前面更合适吧,IDDQ 跟Thermal 相关,跑了Scan 等dft pattern后,IDDQ 跟Simulation 差异可能会拉大。
  • 跑IDDQ 前,先跑Scan,至少你要逻辑功能保证对,测试都是环环相扣,一点点缩小范围,才好定位问题,不跑的DC 你没法让芯片进入Idle 没法测IDDQ.
  • IDDQ 不给时钟,逻辑不翻转就可以测试,不一定需要Scan 吧?
  • IDDQ fail 的Criteria 会收完Corner wafer 以前silicon 验证后再定。
  • 测试过程的优化也是大学问。

Q: IDDQ 最开始不是为了节约机时么?还是说先进工艺下,已经失效了?

  • 不是为了节约机时,现在规模大了,管子漏电,测不出来,数量级太小。
  • 现在基本也就做个静态功耗预估,当然很大漏电还是能测出来。
  • 先进工艺,逻辑,Memory 出问题概率大,是因为制造困难了。
  • 工艺节点先进,漏电流会大一些,就不太好测出来。
  • 单管Shift 可能看不出来,要是漏电,可以到达毫安级别还是有筛选意义的,很大异常能测得的。
  • 我以前一直觉得,理论上只要Scan 的覆盖率趋近100%,通过做IDDQ 来查错误就是没有意义的,不过做一次IDDQ 来看看Leakage 功耗这点还是有意义。
  • 模拟逻辑不覆盖,IDDQ 就是测数字逻辑的,类似DDR IO 也很关注IDDQ, 这些要单独弄Case 测。
  • 在先进工艺下IDDQ 的fault 用统计的方法来筛选。
  • 一般会看完不同corner 的data 分布,再结合实际silicon 验证才可以定标准,比如Sleep power, thermal risk 等。

其他


Q: 各位说的趋向于100% 是在速的,还是shift clk下的?scan chain 遇到跨时钟的时候,是怎么覆盖的?

  • DC 肯定能覆盖,AC 在multi cycle 可以覆盖,AC 异步不覆盖。
  • 其实芯片测试不能就完全看做DFT 工程师的工作,应该是Func 测试和DFT 测试相互补充,才能比较完善。
  • DFT 是设计到全流程,从设计到芯片ship 给客户都有参与,还有老化,可靠性,可能还有早期失效,甚至三年前的项目,也要找你定位问题。
  • 我觉得DFT 设计还是合到SOC 设计里面比较好一些,关于这个问题,不同公司情况不同,可能分歧比较大。
  • 芯片工艺节点刚进入深亚微米的时候,比如90, 65 等的时候,我记得那时候EDA 也好,代工厂、测试厂都不建议再做IDDQ了,但是工艺进一步发展到了28, 16 以后,又都开始把IDDQ 捡起了。
  • 我前东家做DFT, 有DFT 前端和DFT 后端,前端是在code 里写设计DFT clock, 还有自己设计的mbist wrapper。DFT 后端就是插chain,atpg,验证。

Q: 请教一下各位AC scan下同时钟域下的master clk 和 div clk 之间的故障一般怎么去测试?

  • 这个看design 需求,如果func 下master 和div 之间是异步,只测stuckat 就可以了。
  • 如果是同步,则需要occ 的设计来保证,做at speed 测试,一般这类occ 都是in house 设计的,现在EDA 厂的OCC 也支持。
  • 这样比较合理,设计func clock 系统的人就应该同时设计DFT clock 系统,不然到了后端DFT 才开始考虑的话是来不及的。
  • DFT 的挑战主要还是在SOC 上面,集成的IP 较多,各个IP 又来自于不同的vendor, 风格迥异,要想把这么多的东西在SOC 层面安排好,挑战很大。

Q: 求问,先进工艺下有哪些新的可能出现的fault model ?

  • stuck, transition, bridge, path delay, sdd, cell aware....

Q: 请教一下DFT 怎么调产线?提高良率?我理解这部分工作要跟FA结合去做吧?

  • DFT 只是定位到究竟是哪处电路制造出错,然后工艺的人分析原因,并改进,以此提高良率。
  • 良率部分好像是DFT 专门的一个方向,目前国内做的最牛逼的资深专家在M.

本文分享自微信公众号 - 陌上风骑驴看IC(MoShangFengQiLv),作者:陌上风骑驴

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原始发表时间:2020-02-04

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