DDR3篇第二讲、MIG电气接口介绍

一、DDR3电平标准

DDR3电平标准为：SSTL15 ,1.5V±0.075V

DDR2接口电平标准：SSTL_18

DDR接口电平标准：SSTL_2

二、DDR3电气接口参数

1、ddr3_dq

管脚定义： inout [31:0] ddr3_dq；

管脚说明：

数据输入输出，双向数据。

2、ddr3_dqs_p & ddr3_dqs_n

管脚定义：

inout [3:0] ddr3_dqs_n,

inout [3:0] ddr3_dqs_p,

管脚说明：

数据选通，当进行数据读取时，对于DDR3来说是输出，边缘与读取的数据对齐。当进行数据写入时，对于DDR3来说是输入，中心与与写数据对齐。

由DQ信号发出端发出DQS，信号接收端根据DQS的上下沿来触发数据的接收，简单的来说，如果是从内存中读取信号，那么主板北桥（内存控制器MIG）根据内存发出的DQS来判断什么时候接收读取出来的数据，如果是写操作的话正好相反，内存根据MIG发出的DQS来触发数据的接收。

3、ddr3_addr

管脚定义：

output [14:0] ddr3_addr;

管脚说明：

地址输入，为激活命令提供行地址(A[14:0])，为读/写命令提供列地址（A[9:0]）和自动与充电位（A10），

A10决定预充电操作是对特定的bank操作还是对所有的bank进行操作(A10=0：仅对ba[2:0]对应的bank进行预充电操作，A10=1，对所有的bank进行预充电)；

地址输入还在加载模式命令期间提供操作码，在模式寄存器（MR）中启用时，在读写命令期间对A12进行采样，以确定是否执行BC（burst chop）操作。（A12=high，表示采用BL=8模式，无BC；A12=low，表示采用BC4模式）。

4、ddr3_ba

管脚定义：

output [2:0] ddr3_ba；

管脚说明：

Bank地址输入，定义ACYIVATE、READ、WRITE或者PRECHARGE是针对哪一个bank进行的。

5、ddr3_ras_n

管脚定义：

output ddr3_ras_n;

管脚说明：

命令输入管脚，与cas_n/we_n/cs_n定义一个命令。

6、ddr3_cas_n

管脚定义：

output ddr3_cas_n;

管脚说明：

命令输入管脚，与ras_n/we_n/cs_n定义一个命令。

7、ddr3_we_n

管脚定义：

output ddr3_we_n;

管脚说明：

命令输入管脚，与ras_n/cas_n/cs_n定义一个命令。

8、ddr3_reset_n

管脚定义：

outputddr3_reset_n；

管脚说明：

复位信号。

9、ddr3_cke

管脚定义：

output [0:0] ddr3_cke;

管脚说明：

时钟使能信号，当其为高时时使能内部电路和DRAM上的时钟。由DDR3配置和操作模式决定特定电路的使能和禁止。CKE为低，提供PRECHARGE、POWER_DOWN、SELF_REFRESH操作(所有的bank都处于空闲)，或者有效掉电(在任何bank里的行有效)。CKE与掉电模式的进入与退出状态同步，与自刷新模式的进入同步，与自刷新的退出异步。

10、ddr3_ck_p & ddr3_ck_n

管脚定义：

output [0:0]ddr3_ck_p,

output [0:0]ddr3_ck_n,

管脚说明：

差分时钟输入，所有控制和地址输入信号在CK_P时钟的上升沿和CK_N的下降沿交叉处采样，输出数据选通DQS，DQS#参考CK和CK#的交叉点。

11、ddr3_dm

管脚定义：

output [3:0] ddr3_dm；

管脚说明：

数据输入屏蔽，DM是写入数据的屏蔽信号，DM是写数据的输入屏蔽信号，在写数据期间，当伴随输入数据的DM信号采样为高时，输入数据被屏蔽。

12、ddr3_dm

管脚定义：

output [0:0]ddr3_odt;

管脚说明：

片上终端使能，ODT使能(high)和禁用(low)片内终端电阻，在正常操作时仅对DQ、DQS、DM有效。

最后放一张接下来打算分析的几张测试图之一作为结尾