FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】篇
原创FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】篇
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FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】 【原理及verilog实现、仿真】篇
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连载《叁芯智能fpga设计与研发-第7天》【半加器、全加器、16位加法器、16位减法器设计】 【原理及verilog实现、仿真】
原创作者：紫枫术河 转载请联系群主授权，否则追究责任
这篇文章，记录1bit的半加器、全加器、减法器的概念，根据1bit的半加器、全加器、减法器设计16bit的半加器、全加器、减法器
一、半加器概念
半加器，就是y=a+b，不考虑进位，如下真值表，a、b表示2个相加的数，y表示和，Co表示结果有没有进位
从真值表可以得出，y和Co的布尔表达式
Y = (~a&b) | (a&~b)
Co = a&b
二、全加器
全加器，就是y=a+b+c_up，要考虑进位，如下真值表，a、b表示2个相加的数，c_up表示低位向本位的进位标志，Co表示计算结果有没有向高位进位。
从真值表可以得出，y和Co的布尔表达式
y = (~a&~b&c_up) | (~a&b&~c_up) | (a&~b&~c_up) | (a&b&c_up)
Co = (~a&b&c_up) | (a&~b&c_up) | (a&b&~c_up) | (a&b&c_up)
三、减法器
减法器，就是y=a-b-c_down，要考虑借位，如下真值表，a、b表示2个相减的数，c_down低位向本位的借位标志，Co表示计算结果有没有向高位借位
从真值表可以得出，y和Co的布尔表达式
y = (~a&~b&c_down) | (~a&b&~c_down) | (a&~b&~c_down) | (a&b&c_down)
C0 = (~a&~b&c_down) | (~a&b&~c_down) | (~a&b&c_down) | (a&b&c_down)
四、16位加法器设计
16bit的加法器，我们可以用2个8bit加法器拼接实现，同理8bit的加法器可以用2个4bit加法器拼接实现；
4bit的加法器可以用2个2bit加法器拼接实现，2bit的加法器可以用2个1bit加法器或者（1bit全加器和1bit半加器）拼接实现。
4.1、为了便于理解，我将16bit全加器用二叉树表示，可以得到如下的示意图
我定义加法运算按照这个遍历方式进行，必须是先找到最右边的一个根节点，按照 A右+B右 = Y右，A左+B左 + Y右进位 = 根节点的计算方式；
以此递归方式就能正确计算出结果
4.2、从图中我们可以得知，每一层都可以向更小的计算单位拆分，直到1bit加法器无法拆分；
按照数学知识，加法是从最低位开始，依次向高位计算，这样做的原因是，高位不知道低位的2个数相加，有没有进位
所以加法计算，只能是从低到高依次计算。
4.3、根据4.2节描述我们先设计一个3bit加法器的电路
4.4、根据4.3节的电路，可以看出来，加法器最低位是不需要进位标志位的；
最低位输出的结果进位标志-->给高位的进位引脚参与运算；
这样就有一个弊端，我们需要制造2个不同的电路，但是这样不利于电路之间的复用；
举个现实世界的例子，高通造的CPU卖给国内的手机厂商，每个厂商拿这个CPU做不同的型号；
肯定有的CPU功能是用不上的，但是高通不可能给你单独造一个，因为成本贵。
4.5、所以我们修改我们的电路
按照修改后的电路，我们可以用完全一样的器件来搭建这个加法器了；
这个接地信号可以是外部给的信号，也可以是模块自己接地；
体现在verilog代码里面，就是我们可以无限复用我们的4bit加法器、2bit加法器、1bit加法器。
五、16bit加法器verilog代码实现
verilog代码我们分成5个模块add16.v add8.v add4.v add2.v add1.v
六、add16.v
module add16(
input wire [15:0] a,
input wire [15:0] b,
input wire c_up,
output wire [15:0] y,
output wire Co
);
wire Co_temp;
add8 add8_inst1(
.a (a[15:8]),
.b (b[15:8]),
.c_up (Co_temp),
.y (y[15:8]),
.Co (Co)
);
add8 add8_inst2(
.a (a[7:0]),
.b (b[7:0]),
.c_up (c_up),
.y (y[7:0]),
.Co (Co_temp)
);
endmodule七、add8.v
module add8(
input wire [7:0] a,
input wire [7:0] b,
input wire c_up,
output wire [7:0] y,
output wire Co
);
wire Co_temp;
add4 add4_inst1(
.a (a[7:4]),
.b (b[7:4]),
.c_up (Co_temp),
.y (y[7:4]),
.Co (Co)
);
add4 add4_inst2(
.a (a[3:0]),
.b (b[3:0]),
.c_up (c_up),
.y (y[3:0]),
.Co (Co_temp)
);
endmodule八、add4.v
module add4(
input wire [3:0] a,
input wire [3:0] b,
input wire c_up,
output wire [3:0] y,
output wire Co
);
wire Co_temp;
add2 add2_inst1(
.a (a[3:2]),
.b (b[3:2]),
.c_up (Co_temp),
.y (y[3:2]),
.Co (Co)
);
add2 add2_inst2(
.a (a[1:0]),
.b (b[1:0]),
.c_up (c_up),
.y (y[1:0]),
.Co (Co_temp)
);
endmodule九、add2.v
module add2(
input wire [1:0] a,
input wire [1:0] b,
input wire c_up,
output wire [1:0] y,
output wire Co
);
wire Co_temp;
add1 add1_inst1(
.a (a[1]),
.b (b[1]),
.c_up (Co_temp),
.y (y[1]),
.Co (Co)
);
add1 add1_inst2(
.a (a[0]),
.b (b[0]),
.c_up (c_up),
.y (y[0]),
.Co (Co_temp)
);
endmodule十、add1.v
module add1(
input wire a,
input wire b,
input wire c_up,
output wire y,
output wire Co
);
assign y = ((~a)&(~b)&c_up | (~a)&b&(~c_up) | a&(~b)&(~c_up) | (a&b&c_up));
assign Co = ((~a&b&c_up) | (a&~b&c_up) | (a&b&~c_up) | (a&b&c_up));
endmodule十一、编写16位加法器仿真文件add16_tb.v
`timescale 1ns/1ps
module add16_tb();
reg [15:0] a;
reg [15:0] b;
reg c_up;
wire [15:0] y;
wire Co;
wire [16:0] tb_sum ;
wire tb_co ;
assign tb_sum = a + b;
assign tb_co = tb_sum[16];
initial begin
repeat (100) begin
a = {$random}%65536;
b = {$random}%65536;
//c_up 必须为0，这是为了给最低位电路接地
c_up = 0;
#20;
end
end
add16 add16_inst(
.a (a),
.b (b),
.c_up (c_up), //c_up 必须为0，这是为了给最低位电路接地
.y (y),
.Co (Co)
);
endmodule十二、仿真波形，结果显示我们的设计没有问题
十三、16位减法器
16位减法器原理和加法器一样
我定义减法运算按照这个遍历方式进行，必须是先找到最右边的一个根节点，这个根节点的差值是 按照 A右- B右 = Y右，A左- B左 - Y右借位 = 根节点 的计算方式，以此递归方式就能正确计算出结果
我们设计的3bit减法器电路图如下
同样的，最低位的减法借位标志需要接地，按照这个方法我们做一个16位减法器
分为5个模块、sub16.v 、sub8.v、sub4.v、sub2.v、sub1.v
十四、sub16.v
module sub16(
input wire [15:0] a,
input wire [15:0] b,
input wire c_down,
output wire [15:0] y,
output wire Co
);
wire Co_temp;
sub8 sub8_inst1(
.a (a[15:8]),
.b (b[15:8]),
.c_down (Co_temp),
.y (y[15:8]),
.Co (Co)
);
sub8 sub8_inst2(
.a (a[7:0]),
.b (b[7:0]),
.c_down (c_down),
.y (y[7:0]),
.Co (Co_temp)
);
endmodule十五、sub8.v
module sub8(
input wire [7:0] a,
input wire [7:0] b,
input wire c_down,
output wire [7:0] y,
output wire Co
);
wire Co_temp;
sub4 sub4_inst1(
.a (a[7:4]),
.b (b[7:4]),
.c_down (Co_temp),
.y (y[7:4]),
.Co (Co)
);
sub4 sub4_inst2(
.a (a[3:0]),
.b (b[3:0]),
.c_down (c_down),
.y (y[3:0]),
.Co (Co_temp)
);
endmodule十六、sub4.v
module sub4(
input wire [3:0] a,
input wire [3:0] b,
input wire c_down,
output wire [3:0] y,
output wire Co
);
wire Co_temp;
sub2 sub2_inst1(
.a (a[3:2]),
.b (b[3:2]),
.c_down (Co_temp),
.y (y[3:2]),
.Co (Co)
);
sub2 sub2_inst2(
.a (a[1:0]),
.b (b[1:0]),
.c_down (c_down),
.y (y[1:0]),
.Co (Co_temp)
);
endmodule十七、sub2.v
module sub2(
input wire [1:0] a,
input wire [1:0] b,
input wire c_down,
output wire [1:0] y,
output wire Co
);
wire Co_temp;
sub1 sub1_inst1(
.a (a[1]),
.b (b[1]),
.c_down (Co_temp),
.y (y[1]),
.Co (Co)
);
sub1 sub1_inst2(
.a (a[0]),
.b (b[0]),
.c_down (c_down),
.y (y[0]),
.Co (Co_temp)
);
endmodule十八、sub1.v
module sub1(
input wire a,
input wire b,
input wire c_down,
output wire y,
output wire Co
);
assign y = (~a&~b&c_down) | (~a&b&~c_down) | (a&~b&~c_down) | (a&b&c_down);
assign Co = (~a&~b&c_down) | (~a&b&~c_down) | (~a&b&c_down) | (a&b&c_down);
endmodule十九、编写仿真脚本sub16_tb.v
`timescale 1ns/1ps
module sub16_tb();
reg [15:0] a;
reg [15:0] b;
reg c_down;
wire [15:0] y;
wire Co;
wire [16:0] tb_sub ;
wire tb_co ;
assign tb_sub = a - b;
assign tb_co = tb_sub[16];
initial begin
repeat (100) begin
a = {$random}%65536;
b = {$random}%65536;
//c_down 必须为0，这是为了给最低位电路接地
c_down = 0;
#20;
end
end
sub16 sub16_inst(
.a (a),
.b (b),
.c_down (c_down), //c_up 必须为0，这是为了给最低位电路接地
.y (y),
.Co (Co)
);
endmodule二十、仿真波形
结果显示我们的设计没有问题。
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如有侵权，请联系 cloudcommunity@tencent.com 删除。
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