## 一、先看现象：跳的是 3 位，还是 30 位？

几乎每个做嵌入式的人都遇到过这个场景：一个 12 位 ADC，参考电压 3.3 V，理论上 1 LSB = 3.3 / 4096 ≈ 0.806 mV。你在代码里读回来一串数：
```

```均值是 2047，看起来对，但末三位一直在剧烈跳动。于是开始怀疑 ADC 坏了、芯片是假货、或者"这个牌子的 MCU 就是垃圾"。
绝大多数情况下，这三者都不是原因。跳动的来源按概率排序大致是：

| | | |
|:-:|:-:|:-:|
|排序|原因|占比感受|
|1|输入源阻抗过高，采样电容没充满|非常高|
|2|参考电压/供电本身带纹波|非常高|
|3|地平面被数字回流污染|高|
|4|采样时间配置太短|高|
|5|多通道扫描时的通道间电荷共享|中|
|6|分压电阻取值不当 / 漏电流|中|
|7|没有丢弃切换通道后的第一次采样|中|
|8|温度漂移与长期漂移|低但难查|
|9|ADC 本身噪声（真的到极限了）|低|
**关键结论先说**：ADC 的精度上限由"参考源 + 前端阻抗 + 地"三者决定，芯片本身的 INL/DNL 通常不是瓶颈。你现在看到的那 3 位噪声，几乎全部来自 PCB 和配置。
【配图 1：示波器抓 Vref 或 VDDA 的交流耦合波形，能看到几十 mV 的开关纹波】


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## 二、把账算清楚：1 LSB 到底是多少

先建立一个量化直觉，后面所有讨论都靠它。
`LSB = \frac{V_{REF}}{2^{N}}`
12 位、3.3 V：LSB ≈ 0.806 mV。
10 位、3.3 V：LSB ≈ 3.22 mV。
16 位、3.3 V：LSB ≈ 50.3 µV。
这意味着什么？对 12 位系统，只要你的模拟前端上有 1 mV 的噪声，末位就会跳 1~~2 个码。而一块普通的 Buck 电源板，地弹和纹波轻松到 10~~30 mV——**这已经足够让末 4~5 位完全失效**。
再看有效位数（ENOB）：
`ENOB = \frac{SNR_{dB} - 1.76}{6.02}`
一个标称 12 位的 ADC，实测 ENOB 常常只有 9~~10 位。这不是厂商虚标，而是 12 位是"分辨率"，9~~10 位才是"精度"。分辨率是尺子上的刻度，精度是尺子本身准不准。
所以，如果你的应用只需要 10 位有效精度，那就别为末两位较劲；如果确实需要 14 位有效精度，就该换外部 ADC 而不是死磕内部 12 位。


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## 三、坑 1：参考电压是整个系统的"尺子"

这是最容易被忽略、影响又最大的一条。
ADC 的输出码本质是比例式（ratiometric）的：
`Code = \frac{V_{IN}}{V_{REF}} \times 2^{N}`
注意 V_REF 在分母上。也就是说，**V_REF 上 1% 的波动，会 1:1 地出现在结果里**。如果你图省事，把 VREF 直接接到 VDDA（也就是那颗 Buck 的输出），那么 Buck 的纹波、负载瞬变、甚至连带 LDO 的噪声，都会不加衰减地进入每一个采样值。
常见的三个错误做法：
1. **VREF 接 VDDA**：VDDA 上如果有 20 mV 纹波，12 位系统的末 5 位直接报废。

1. **VREF 接一颗没加输出电容的 TL431**：TL431 动态响应慢，瞬态下会"打嗝"。

1. **VREF 用内部参考但没开稳定时间**：很多 MCU 内部参考上电后需要几十 µs 到几 ms 才稳定，代码里采得太早。

正确做法：
- 用专用基准，如 REF3030 / REF3333 / LM4040，初始精度 0.1%~~0.2%，温漂 30~~75 ppm/°C。

- 基准输出加 1 µF + 100 nF 并联，靠近引脚放置。

- 基准的 GND 单独走线回到 ADC 的 AGND 引脚，不要和数字地共用过孔。

- 如果只能使用 VDDA 作为参考，那就把它当成"必须滤波的模拟电源"：铁氧体磁珠 + 10 µF + 100 nF，并尽量用独立 LDO 供电。

【配图 2：Vref 走线与去耦电容布局的局部 PCB 截图】


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## 四、坑 2：输入源阻抗与采样电容的"充电赛跑"

ADC 的输入端不是一个理想电压表，内部有个采样保持电路：一个采样开关 + 一个采样电容 C_S（典型 3~10 pF，有的 MCU 到 20 pF 以上）。
采样瞬间，C_S 要与外部源阻抗 R_S 完成电荷分配。充满到 1/2 LSB 以内所需的时间：
`t_{s} \geq (N+1)\ln 2 \cdot R_{S} \cdot C_{S}`
代个数：N=12，R_S = 10 kΩ，C_S = 8 pF：
t_s ≥ 13 × 0.693 × 10k × 8p ≈ 721 ns
看起来很短，但注意这是"误差在 1/2 LSB 以内"的保守估计，而且没算上采样开关的导通电阻 R_ADC（通常几百 Ω 到几 kΩ）。真实时间是 (R_S + R_ADC) × C_S。
**实践红线**：
- 大多数 MCU 的手册建议 R_S < 10 kΩ，高速采样（如 1 Msps 以上）时建议 < 2.5 kΩ。

- 如果源阻抗压不下去，就在 ADC 引脚旁加一个 1~10 nF 的"电荷桶"电容（charge bucket）。它的作用是：平时由高阻源慢慢充电，采样瞬间由这个小电容快速供给电荷。

- 加了这个电容，就要重新算 RC 建立时间：R_S × C 必须远小于你的采样间隔，否则读数会"追不上"真实值，表现为**读数滞后而不是跳动**——这是另一种更难查的故障。

【配图 3：分压 + RC + 电荷桶电容的典型前端电路图】


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## 五、坑 3：分压电阻的取值是门平衡艺术

测电池电压、测 24 V 母线，几乎都要分压。假设要测 12 V 降到 3.0 V，分压比 1:4，上臂 30 kΩ、下臂 10 kΩ。
这里有两个反向的约束：
- **阻值太大**：节点阻抗高（30k∥10k = 7.5 kΩ），采样电容充不满，且极易拾取噪声；同时 ADC 输入漏电流（可能 ±1 µA）在 7.5 kΩ 上产生 7.5 mV 误差，接近 10 个 LSB。

- **阻值太小**：静态功耗高。12 V 加在 40 kΩ 上是 0.3 mA，一年 2.6 Ah；用 4 kΩ 就是 3 mA，电池设备撑不住。

折中方案：
- 总阻值控制在 10~100 kΩ 量级，节点并联 100 nF。

- 电池类低功耗设备用 1 MΩ 级别，但必须配 10~100 nF 电荷桶电容，并在采样前留足建立时间。

- 对精度要求高的场合，改用运放做缓冲（电压跟随器），把高阻源变成 <100 Ω 的低阻源，这是最干净的做法。


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## 六、坑 4：地，才是真正的元凶

如果前面几条都做对了，读数还是在跳，那 90% 是地的问题。
数字电路的回流电流走的是"阻抗最低路径"，而这条路径在高频下由走线电感决定，不是你画的地符号决定的。当 MCU 的 GPIO 翻转、SPI 时钟跑起来、DC-DC 开关动作时，地平面上的局部电位会在几十 ns 内抬高几十 mV。
三个必须遵守的规则：
1. **模拟地和数字地单点连接**：只在 ADC 芯片下方（或基准芯片下方）用一颗 0 Ω 电阻或一个过孔连接。不要两点连接，那会形成地环路。

1. **ADC 输入线不要穿过开关电源区域**：DC-DC 的电感是强磁场源，输入走线与其平行走 1 cm，就能耦合进几 mV。

1. **地平面完整，不切缝**：模拟信号线下方的地平面必须连续。如果被迫跨越分割缝，回流路径被拉长，形成环路天线，噪声直接翻倍。

一个很实用的自检方法：把示波器探头的地弹簧（不是长地线夹）接在 ADC 的 AGND 引脚上，探头尖端测 ADC 输入引脚，在数字电路满负荷运行时看波形。如果这里能看到与开关频率同步的尖峰，那问题就锁定在接地/布局，软件滤波只能掩盖、不能解决。
【配图 4：AGND/DGND 单点连接 + 地平面完整的 PCB 叠层示意】


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## 七、坑 5~7：三个"配置级"错误

**（5）多通道扫描的电荷共享**
很多 MCU 的 ADC 只有一个采样保持电容，多通道扫描时通道之间会通过这颗电容"串味"。前一个通道是 3.3 V，后一个通道是 0.1 V，如果不给足建立时间，第二通道的读数会偏高。
对策：在通道切换后丢弃第一次采样（很多 HAL 库提供"两次采样取第二次"的写法），或把采样时间从默认的 3 个周期加到 15~30 个周期。
**（6）采样时间配置成默认值**
ADC 时钟 = PCLK/2，采样时间 = 3 周期，这是无数例程里的默认值。但如果你的源阻抗是 10 kΩ，这个配置根本不够。经验公式：采样时间 ≥ (R_S + R_ADC) × C_S × 8，再向上取整到可配置档位。
**（7）没做偏置与增益校准**
零点偏移和增益误差是**系统性误差**，可以一次性标定掉：
```

```标定用的两个电压最好是同一个基准分压出来的，这样基准的绝对误差会被抵消掉。


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## 八、软件层：过采样确实能"白赚"位数

硬件做到位之后，软件还有免费的精度可以拿。
**过采样 + 抽取**：每多采 4 个点求平均，理论上信噪比提升 6 dB，等价于多 1 位分辨率。采 4^n 个点，提升 n 位。
- 4 次平均 → +1 位（12 位变 13 位）

- 16 次平均 → +2 位

- 64 次平均 → +3 位

- 256 次平均 → +4 位（12 位变 16 位）

前提是**噪声必须是白噪声**，且被测量在采样期间保持不变（或者变化远慢于采样率）。如果信号里有 50 Hz 工频干扰，平均 256 次反而会把干扰"平均"成一个固定偏移。
**中值滤波**：对 5 个连续采样排序取中位数，专治偶发尖峰（比如继电器动作、电机换向引入的脉冲）。平均滤波对这种尖峰毫无抵抗力——一个 100 LSB 的尖峰混进 16 次平均，仍然贡献 6 LSB 的偏差。
**组合策略**（实战里最好用）：
```

```这段代码在 STM32 / GD32 / 沁恒等平台上都通用，只需要替换 `adc_read_raw()`。


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## 九、一分钟排查流程

拿到一块"读数在跳"的板子，按这个顺序走，通常十分钟内能定位：
```

```这套流程的价值在于：**先用"短接 AGND"把问题二分成"外部"和"内部"，能省掉大量瞎猜**。


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## 十、几条踩出来的经验

1. **别迷信位数**。12 位 ADC 能做到 10 位有效精度就是正常水平，要求 14 位有效精度就该上外部 Σ-Δ（如 ADS1115、AD7190）。

1. **参考源比 ADC 重要**。一颗 3 块钱的 REF3030，能让你手上 5 块钱的 MCU 内部 ADC 表现提升一大截。

1. **地比参考源还重要**。所有"查不出原因"的跳动，最后八成落在地平面和回流路径上。

1. **软件滤波是遮羞布，不是解决方案**。硬件噪声 30 LSB，平均 256 次也只能压到 2 LSB，而且响应变慢、成本变高。先修硬件。

1. **一定要留测试点**。Vref、AGND、ADC 输入，这三个点各留一个测试焊盘，成本 0，救命无数。

1. **记录每次改动的读数**。把"改前均值/标准差、改后均值/标准差"记在本子上，你会在第三次调试时感谢自己。


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## 附：本文涉及的关键参数速查


| | | |
|:-:|:-:|:-:|
|参数|典型值|说明|
|LSB（12bit/3.3V）|0.806 mV|最小可分辨电压|
|LSB（16bit/3.3V）|50.3 µV|需外部 ADC|
|建议源阻抗|< 10 kΩ|高速采样 < 2.5 kΩ|
|采样电容 C_S|3~20 pF|查具体 MCU 手册|
|电荷桶电容|1~10 nF|高阻源必加|
|基准初始精度|0.1%~0.2%|REF3030 等|
|基准温漂|30~75 ppm/°C|精密场合 < 10 ppm|
|过采样提升|4^n → +n 位|需白噪声前提|
|去耦电容|100 nF + 1 µF|靠近引脚，先小后大|


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如果这篇文章帮你省下了一晚上的排查时间，欢迎点个赞；有更刁钻的 ADC 问题，评论区聊聊。

几乎每个做嵌入式的人都遇到过这个场景：一个 12 位 ADC，参考电压 3.3 V，理论上 1 LSB = 3.3 / 4096 ≈ 0.806 mV。你在代码里读回来一串数：

12 位 ADC 读数末三位总在跳？一篇讲透采样链路的 9 个坑

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硬件

ADC采样跳动是嵌入式开发中的高频痛点，现象多为末位码剧烈抖动，根源通常不在芯片本身，而是源于参考电压纹波、输入源阻抗过高、地平面回流污染、采样时间配置不足及多通道电荷共享。本文提供一套量化分析方法（LSB与ENOB计算），逐一剖析七大关键坑点，涵盖专用基准选型、电荷桶电容匹配、AGND/DGND单点连接、采样时序优化与软件滤波策略（过采样、中值滤波），并附一分钟排查流程，助你快速定位并解决ADC稳定性问题。

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