射频分频器不只是降频率！90% 工程师踩坑：分频的相位噪声代价

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西安同步天下-马工

发布于 2026-11-13 10:43:24

摘要：在锁相环（PLL）、频率综合器设计中，绝大多数工程师使用射频分频器时，第一关注点往往是分频比、工作带宽和最高工作频率，默认分频器只实现“频率除以 N”的功能，并简单认为输出相位噪声相比输入只会恶化 20lgN。这个认知存在明显局限：分频器引入的相位噪声恶化不只有 20lgN 这一理论分量，其自身附加噪声和架构差异会显著改变最终相噪表现。数字预分频器、注入锁定分频器（ILFD）、模拟再生分频器的噪声机理各不相同，在 PLL 环路内随意插入分频模块，很容易造成整机相位噪声恶化、近端杂散抬升。本文从分频器基础相噪理论出发，区分理想分频与实际分频的噪声模型，对比主流分频架构的噪声特性，结合工程案例说明设计误区，并梳理分频器的相噪选型与落地要点。

关键词：高频分频器，微波预分频器，射频预分频器，射频分频器，可编程预分频器

一、一个最普遍的误区：分频 N 倍，相噪一定恶化 20lgN？

理想无噪声分频器的相位噪声传递规律是射频基础理论：若输入信号相位噪声为 L_in(f_m)，经过理想 N 分频后，信号频率变为原来的 1/N，相位波动同步缩小为原来的 1/N，对应的相位噪声功率谱密度满足：

Lideal(f_m) = Lin(f_m) − 20lgN

很多工程师只记住这个公式，直接套用在各类射频分频器上，这正是核心错误来源。

分频器本身不产生任何附加相位噪声这个公式的前提是

。但真实分频器属于有源电路，晶体管、偏置电路、锁存器、谐振回路都会引入额外相位噪声，叠加在输出信号上。此时输出相噪是两项之和：输入信号经分频衰减后的噪声加上分频器自身产生的附加相位噪声。

Lout(f_m) = 10lg[ 10^((Lin(f_m)−20lgN)/10) + 10^(Ladd(f_m)/10) ]

其中 L_add(f_m) 为分频器自身附加相位噪声。当分频器本底噪声较高时，L_add(f_m) 会成为主导项，此时整体相噪不再遵循简单的 20lgN 变化关系。

在 PLL 系统中这个问题会被进一步放大：无论是芯片集成分频单元还是外部射频预分频器，只要分频器位于环路反馈支路，其产生的相位噪声会直接送入鉴相器，经环路带宽内的传递函数调制。如果分频附加噪声落在 PLL 环路带宽以内，噪声会被环路增益放大，最终表现为近端相位噪声明显变差——很多 PLL 调试中“更换一款微波预分频器，相噪直接崩掉”的现象都源于此[1]。

二、主流射频分频架构：噪声机理天差地别

不同架构的分频器，附加相位噪声的来源、噪声水平和频率特性差异极大，不能一概而论，高频分频器的选型尤其不能只看标称分频比。

（一）数字预分频器（基于电流模逻辑 CML 锁存器）

高速 CML 预分频器是频率综合器中最常用的一类射频预分频器，多用于 GHz 频段，由多级差分锁存器级联构成，依靠数字触发实现分频，市面上很多可编程预分频器也基于该架构实现。

噪声来源：差分对晶体管热噪声、闪烁噪声（1/f 噪声）、电源与地噪声耦合；闪烁噪声会在低频偏移处抬升近端相噪；
特点：附加相位噪声中等，工艺相关性强；分频比灵活、工作带宽宽；在高分频比、高载波频率下，本底噪声通常是限制相噪的关键；
工程要点：CML 预分频器的附加噪声与输入信号幅度相关，驱动不足时锁存器采样裕量下降，附加相位噪声会快速恶化[2]。

（二）注入锁定分频器（ILFD，注入锁定振荡器型分频）

ILFD 本质是一个谐振型振荡器，利用注入同步原理实现分频，属于模拟类架构，常见于毫米波、超高频高频分频器方案。

噪声来源：谐振腔固有热噪声、谐振器 Q 值、偏置噪声；相噪性能高度依赖谐振回路品质因数 Q，高 Q 谐振结构可实现很低的附加本底噪声；
特点：附加相位噪声可以做到远低于 CML 数字预分频器，是其最大优势；但锁定范围窄，只能在很窄频段内实现分频，分频比不灵活；
风险点：一旦脱离锁定窗口，ILFD 不再正常分频，输出相噪急剧恶化，宽带频率源设计中需做好锁定检测[3]。

（三）模拟再生分频器（再生分频 / 参量分频）

再生分频器依靠混频与反馈再生实现分频，早期微波预分频器较多采用该思路，目前在毫米波仍有少量应用。

噪声来源：混频器件噪声、环路增益波动；
特点：相比 ILFD，附加相位噪声通常更高；结构复杂、稳定性差、带宽受限，商用频率综合器中使用远少于 CML 预分频与 ILFD[4]。

小结：单论附加相位噪声潜力排序一般是：ILFD（高 Q）＜高性能 CML 预分频器＜再生模拟分频器；但 ILFD 受限于锁定带宽，不能无脑替代数字预分频器。

三、工程案例：PLL 反馈支路加分频器，相噪反而做崩

某 Ku 波段整数 N 锁相环设计目标：载波 14GHz，环路带宽 200kHz。初始方案 VCO 输出直接接反馈分频芯片（CML 预分频，N=64），近端 1kHz 偏移相位噪声实测 −92dBc/Hz，指标达标。

为适配后端鉴相器最高工作频率，工程师在 VCO 与原分频器之间额外插入一级 CML 二分频，总分频比变为 128。按理想公式预判，相噪只会再恶化 20lg2≈6dB。

实测结果与预期完全不符：1kHz 偏移相位噪声掉到 −80dBc/Hz，恶化了 12dB，远超理论 6dB。

根因定位：新增二分频 CML 电路自身近端附加闪烁噪声很高，且该噪声落在 200kHz 环路带宽之内，被 PLL 环路增益放大。此时输出相噪不再由 VCO 噪声主导，而是被新增分频器的附加噪声接管。

在 PLL 反馈路径上增加分频器，不只是简单改变分频比，相当于新增一个相位噪声源；如果分频附加噪声落入环路带宽内，会带来超预期的相噪恶化[5]。这个案例印证核心结论：

若把这一级分频放到 PLL 输出端（环路外部），同样是二分频，该噪声不会经过环路放大，恶化量就接近理论 6dB。分频器放在环路内还是环路外，噪声传递路径完全不同，该准则对外接的射频预分频器、微波预分频器同样适用。

四、工程落地：选型和摆位如何避免踩坑

理解了架构差异与环路内外之分，实际选型高频分频器时，就能用具体产品的可测参数去判断风险。以宽频可编程射频预分频模块为例，这类可编程预分频器把分频比、输入频段和输入功率范围作为可查的关键指标，选型时重点关注以下几点。

先看附加相位噪声，而非只看分频比与最高频率。很多预分频模块标注“低相噪”并给出宽输入灵敏度范围，但真正的决策依据是它在给定偏移频率下的附加相位噪声（added phase noise），该指标不少厂商不主动标注，需要单独测试评估。
确认输入频段与输入功率范围是否匹配实际驱动。数字预分频器对输入摆幅敏感，输入功率不足或过强都会影响锁存器采样裕量、抬高附加噪声；选型时应核对模块给出的输入功率典型范围，并在仿真中扫描输入幅度与相噪的关系。
区分环路内/环路外摆位。反馈环路内的分频器附加噪声最敏感，应优先选附加本底噪声更低的模块；环路输出后级分频噪声风险低很多，可放宽选型。方案规划时优先把分频模块放在环路外侧。
宽频可编程能力与具体频点约束兼顾。当输入频率跨多个倍频段、需要灵活切换分频比时，数字预分频模块的可编程分频比是优势；但若工作频率进入毫米波高端，还要关注其能稳定分频的频段上限和对应分频比，避免超出锁定/正常工作窗口。覆盖 100MHz～60GHz、分频比 1/2/4/8/16/32/64/128/256/512 可选，标称低相噪并配套 PLL 频率源、毫米波（如 77GHz 雷达）本振反馈锁相等应用场景。
仿真模型校验。射频仿真时不能只用理想分频模型；有条件时调用分频器的相位噪声模型，将附加噪声带入 PLL 闭环仿真，预判近端相噪是否被分频器噪声限制。

五、结语

相位变换电路射频分频器的本质是

，而不是单纯的频率缩放模块。20lgN 只是理想条件下输入噪声的衰减关系，分频器自带的附加相位噪声是独立变量，且受架构、摆放位置和环路带宽共同影响。

很多射频工程师把精力放在 VCO、鉴相器优化上，却忽略了反馈分频链路的噪声贡献。不管是芯片内置单元，还是外部选用的微波预分频器、高频分频器、可编程预分频器，都需要评估附加相噪影响。理解不同分频架构的噪声机理，区分环路内/环路外分频的噪声传递差异，才能避免分频器成为相位噪声短板，避免调试阶段指标翻车。