问在整型和双精度之间转换的开销有多大？

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这是我自己能挖掘到的，对于x86-64用SSE2 (而不是传统的x87，因为改变C++的截断语义的舍入模式代价很高)执行FP数学：

1. 当我从clang和gcc take a look at the generated assembly时，它看起来就像int to double，它可以归结为一条指令：cvttsd2si。

从double到int，这就是cvtsi2sd。(适用于32位操作数大小的cvtsi2sd的cvtsi2sdl AT&T语法。)

通过自动矢量化，我们得到了cvtdq2pd。

所以我想问题变成了:这些

• 这些指令的成本是多少，每个指令的成本大致相当于一个FP addsd加上一个movq xmm, r64 (fp <-整数)或movq r64, xmm (整数<- fp)，因为它们在相同的端口上，在主流(沙桥/哈斯韦尔/斯莱克)英特尔CPU上解码为2个uop。

Intel® 64 and IA-32 Architectures Optimization Reference Manual说cvttsd2si指令成本是5延迟(见附录C-16)。根据您的架构不同，cvtsi2sd的延迟从Silvermont上的1到其他几种架构上的7-16不等。

Agner Fog's instruction tables有更准确/合理的数字，如Silvermont上cvtsi2sd的5周期延迟(每2个时钟吞吐量1个)，或Haswell上的4c延迟，每个时钟吞吐量1个(如果您避免对目标寄存器的依赖与旧的上半部分合并，就像gcc通常对pxor xmm0,xmm0所做的那样)。

SIMD packedfloat to packedint是很棒的；单uop。但转换为double需要重新洗牌才能更改元素大小。SIMD float/double<->int64_t在AVX512之前不存在，但可以在有限范围内手动完成。

英特尔的手册将延迟定义为：“执行核心完成构成指令的所有μ操作的执行所需的时钟周期数”。但一个更有用的定义是从输入到输出准备就绪的时钟数。如果乱序执行有足够的并行性来完成它的工作，吞吐量比延迟更重要：What considerations go into predicting latency for operations on modern superscalar processors and how can I calculate them by hand?.

• The同样的英特尔手册说，整数add指令花费1延迟，整数imul花费3(附录C-27)。在Skylake上，FP addsd和mulsd以每时钟2个的吞吐量运行，具有4个周期延迟。SIMD版本与FMA相同，具有128或256位矢量。

在哈斯韦尔，addsd / addpd每时钟吞吐量只有1个，但由于有一个专用的FP-add单元，所以有3个周期延迟。

因此，答案可以归结为：

1)它是硬件优化的，并且编译器利用了硬件机制。

2)在一个方向上的周期数和在另一个方向上的高度可变的数量(取决于您的体系结构)方面，它只比乘法多一点。它的成本既不是免费的，也不是荒谬的，但考虑到以一种不明显的方式编写导致成本的代码是多么容易，它可能需要更多的关注。