问在Verilog中调整模块的工作频率

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我正在创建一个相当复杂的模块，其中涉及2个模块的时序分析，每个模块都有自己的算法，但在2个有符号的数字作为输入和输出有符号的数字。

我正在使用Xilinx作为我的综合工具，在Verilog中为FPGA设计这个模块。现在我知道Xilinx通常会对任何模块进行最坏情况的时序分析。这意味着，如果我有一个从输入到输出的250皮秒的数字范围，包括路由时间，如果只有一组输入需要400皮秒，那么Xilinx显示的时序分析将是400皮秒。

我的目标是找到：

1)如果对于任何一组数字，模1比模2快。

1)模数1比模数2快的数字范围。

我能想到的唯一合乎逻辑的方法是，通过增加模块的操作频率。也就是说，强制两个模块在300皮秒而不是400皮秒之后给出它们的输出。

显然，如果我增加工作频率，测试台中的一些输入将给出错误的输出。我的假设是，首先给出错误答案的模块具有算法。

所以我的疑虑是：

1)是否可以使用Xilinx提高Verilog中某个模块的工作频率(在合成或分析过程中必须执行的一些设置)。如果没有，有没有更好的工具来做我的时序分析？

2)这种方法可行吗？除了使用Cadence进行门级综合之外，我还可以使用Verilog找到每个门的每组有符号数字的实际时延分析吗？