问有没有可能设计一个基于FIFO而不是FF的锁存器？

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您可以使用pulse latches，它保留了advantages of both latches and flip-flops，提供了更高的性能和更低的功耗，但它们通常不是普通的计算机辅助设计工具“完全”支持的。

或者，您可以将您的flops转换为两个电平敏感的master/slave latches。触发器可以由两个相反的相位锁存器来实现。这样做通常是为了实现时间借用，而不一定会导致更小/更快的电路。这样，你的FIFO结构与基于触发器的设计非常相似，除了每个触发器被两个锁存器取代。

可以对fifos使用锁存器，尽管我手边没有任何代码来说明如何使用。通常，我看到fifo被实现为存储的“sram”，周围有一个fifo逻辑的包装器。该结构还可以相对自然地处理不同的读/写时钟。

我不知道确切的启发式方法，但我认为

• 小型静态随机存取存储器单元用flops实现。
• 中型静态随机存取存储器单元用锁存器实现。
• 大型静态随机存取存储器单元用实际随机存取存储器单元实现。

在使用触发器和锁存器之间存在一些交叉点，其中锁存器的控制逻辑和路由的额外开销变得值得在实际存储中节省区域。