信号值1在std_logic类型的VHDL语言中变为弱高H
信号值1在std_logic类型的VHDL语言中变为弱高H
提问于 2014-03-13 17:05:47
我在设计NOR闪存控制器时遇到了一个问题。我使用了Micron NOR闪存的仿真模型来验证控制器设计。问题是从闪存sim模型输出的信号被设置为逻辑1，但是当相同的信号映射到我的控制器中的std_logic类型的输入信号时，它在modelsim模拟器中显示为'H‘。我没有在控制器顶部和闪存sim模型之间使用任何接口，而是使用VHDL进行直接端口连接。有人能帮帮忙吗？
回答 1
Stack Overflow用户
发布于 2014-03-22 02:29:24
如何将信号映射到您的输入信号？如果您只关心1或0，则可以使用如下case语句：
case (fromFlashSimModel) is
when 'H' | when 'Z' =>
-- map from those
when '1' =>
-- etc
when others =>
end case;页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持
原文链接：
https://stackoverflow.com/questions/22373700
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