添加不对称以改进计时
添加不对称以改进计时
提问于 2015-05-24 17:00:21
我想提高我的设计的工作频率，在寄存器到寄存器的时序分析中，我观察到了很多延迟的组合元素。这影响了电路的时序，观察到的松弛约为-0.3 ns，我想知道是否可以向目标寄存器添加约3 ns的偏斜(类似于在时钟树中向此节点引入延迟或添加缓冲区)。如果可以做到这一点，我想我应该在synopsys中使用的命令。
谢谢
回答 1
Stack Overflow用户
发布于 2015-05-27 01:00:17
你要找的东西叫做有用的偏斜。看看这个：http://www.slideshare.net/miaofei/snug-presentation-final4
和
http://rd.springer.com/chapter/10.1007/0-306-47823-4_8#page-1
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原文链接：
https://stackoverflow.com/questions/30421735
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