我不能强制在注册表文件中输入一个值
我不能强制在注册表文件中输入一个值
提问于 2015-02-05 09:06:41
module myRegister
(input clk,
input [3:0] write,
input [3:0] read1,
input [3:0] read2,
input [3:0]writedata);
reg[3:0]thereg[7:0];
reg [3:0]readdata1;
reg [3:0]readdata2;
always @(posedge clk) begin
readdata1=thereg[read1];
readdata2=thereg[read2];
end
always @(negedge clk) begin
thereg[write]=writedata;
end
endmodule我需要强制将值(1和0)放入"thereg“注册表文件中，并在时钟的正边沿从它读取两次，在时钟的负边沿从它写入一次。但是，我无法强制使用任何值。我单击了force，什么也没有发生，但是，我能够将值强制应用到其他所有内容中。有什么想法吗？
回答 1
Stack Overflow用户
发布于 2015-02-05 15:21:53
在testbench中，您将只能访问输入/输出端口，而不能访问wire/reg。根据您的要求，更好的方法是强制输入端口在每个负边沿写入数据，然后在输出端口readdata1和readdata2的连续正时钟边沿获得相同的数据。
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原文链接：
https://stackoverflow.com/questions/28334536
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