Verilog问号(?)运算符
Verilog问号(?)运算符
提问于 2012-09-09 10:48:07
我正在尝试将Verilog程序翻译成VHDL语言，并且偶然发现了一条语句，其中在Verilog程序中使用了问号(?)操作符。
以下是Verilog代码；
1 module music(clk, speaker);
2 input clk;
3 output speaker;
4 parameter clkdivider = 25000000/440/2;
5 reg [23:0] tone;
6 always @(posedge clk) tone <= tone+1;
7 reg [14:0] counter;
8 always @(posedge clk) if(counter==0) counter <= (tone[23] ? clkdivider-1 : clkdivider/2-1); else counter <= counter-1;
9 reg speaker;
10 always @(posedge clk) if(counter==0) speaker <= ~speaker;
11 endmodule我不明白第八行，有没有人能解释一下？我在asic-world网站上看到问号是Z字符的Verilog alternate。但我不明白为什么要在这种情况下使用它。
亲切的问候
回答 3
Stack Overflow用户
回答已采纳
发布于 2012-09-09 10:49:41
那是个ternary operator。它是if语句的简写
格式：
condition ? if true : if false示例：
tone[23] ? clkdivider-1 : clkdivider/2-1翻译成这样(语法不正确，但我想你会明白的)：
if tone[23] is 1, counter = clkdivider-1
else counter = clkdivider/2-1这里有两个2 to 1 MUX using if statement and ternary operator的例子。
在asic-world网站上，它包含在Conditional Operators中。
Stack Overflow用户
发布于 2013-03-28 16:53:48
另一种编写方式，例如下面的Verilog：
q <= tone[23] ? clkdivider-1 : clkdivider/2-1;在VHDL中是：
q <= clkdivider-1 when tone[23] else clkdivider/2-1;Stack Overflow用户
发布于 2021-03-22 15:09:18
把它想象成MUX，在那之前？是选择位，在:的两侧是输入
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原文链接：
https://stackoverflow.com/questions/12336139
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