blocks|key|2019029|text|当前代码正在连接32位(或整数)宽度0。您实际需要的是：|type|unstyled|depth|inlineStyleRanges|entityRanges|data|2019030|a+=+{b,+c,+1'b0,+1'b0,+d};++|code-block|syntax|javascript|2019031|注:通过cadence工具，我得到了：|2019032|file:+main.sv
++++a+=+{b,c,0,0,d};++
+++++++++++++%7C
ncvlog:+*E,NONOWD+(main.sv,11%7C13):+Illegal+use+of+a+constant+without+an+explicit+width+specification+[4.1.14(IEEE)].
++++a+=+{b,c,0,0,d};++
+++++++++++++++%7C
ncvlog:+*E,NONOWD+(main.sv,11%7C15):+Illegal+use+of+a+constant+without+an+explicit+width+specification+[4.1.14(IEEE)].|2019033|entityMap^0|0|0|0|0^^$0|@$1|2|3|4|5|6|7|M|8|@]|9|@]|A|$]]|$1|B|3|C|5|D|7|N|8|@]|9|@]|A|$E|F]]|$1|G|3|H|5|6|7|O|8|@]|9|@]|A|$]]|$1|I|3|J|5|D|7|P|8|@]|9|@]|A|$E|F]]|$1|K|3|-4|5|6|7|Q|8|@]|9|@]|A|$]]]|L|$]]

Current code is concatenating 32 bit (or integer) width 0's. What you actually want is:

<pre><code>a = {b, c, 1'b0, 1'b0, d}; 
</code></pre>

NB: Putting this through cadence tools I get:

<pre><code>file: main.sv
 a = {b,c,0,0,d}; 
 |
ncvlog: *E,NONOWD (main.sv,11|13): Illegal use of a constant without an explicit width specification [4.1.14(IEEE)].
 a = {b,c,0,0,d}; 
 |
ncvlog: *E,NONOWD (main.sv,11|15): Illegal use of a constant without an explicit width specification [4.1.14(IEEE)].
</code></pre>

blocks|key|5161834|text|请参阅11.4.12连接运算符中的IEEE+1800-2012+LRM|type|unstyled|depth|inlineStyleRanges|entityRanges|offset|length|data|5161835|不允许在串联中使用|5161836|未调整大小的常量数字。这是因为需要级联中每个操作数的大小来计算级联的完整大小。|blockquote|5161837|5161838|5161839|所以这是一种非法使用。必须显式指定常量数字的位大小。|5161840|entityMap|0|LINK|mutability|MUTABLE|url|http://standards.ieee.org/getieee/1800/download/1800-2012.pdf^0|H|I|0|0|0|0|0|0|0^^$0|@$1|2|3|4|5|6|7|U|8|@]|9|@$A|V|B|W|1|X]]|C|$]]|$1|D|3|E|5|6|7|Y|8|@]|9|@]|C|$]]|$1|F|3|G|5|H|7|Z|8|@]|9|@]|C|$]]|$1|I|3|-4|5|6|7|10|8|@]|9|@]|C|$]]|$1|J|3|-4|5|6|7|11|8|@]|9|@]|C|$]]|$1|K|3|L|5|6|7|12|8|@]|9|@]|C|$]]|$1|M|3|-4|5|6|7|13|8|@]|9|@]|C|$]]]|N|$O|$5|P|Q|R|C|$S|T]]]]

Please see <a href="http://standards.ieee.org/getieee/1800/download/1800-2012.pdf" rel="nofollow">IEEE 1800-2012 LRM</a>, in 11.4.12 Concatenation operators

<blockquote>
 Unsized constant numbers shall not be allowed in concatenations. This
 is because the size of each operand in the concatenation is needed to
 calculate the complete size of the concatenation.
</blockquote>

So it it an illegal usage. You must explicitly specify the bit size of constant numbers.

blocks|key|5161855|text|由于错误指出常量不能连接，这里您正在尝试连接常量值，这是非法的。明确提到每个值的位大小将解决您的问题。代码如下：|type|unstyled|depth|inlineStyleRanges|entityRanges|data|5161856|module+concat;
++bit+[4:0]+a;
++reg+b,c,d;
++initial
++begin
++++b=1'b0;
++++c=1'b1;
++++d=1'b1;
++++a={b,c,1'b0,1'b0,d};
++++{b,c,d}=3'b111;
++++$display("a:+%25b,+b:+%25b,+c:+%25b,+d:+%25b",a,b,c,d);
++end
endmodule|code-block|syntax|javascript|5161857|entityMap^0|0|0^^$0|@$1|2|3|4|5|6|7|I|8|@]|9|@]|A|$]]|$1|B|3|C|5|D|7|J|8|@]|9|@]|A|$E|F]]|$1|G|3|-4|5|6|7|K|8|@]|9|@]|A|$]]]|H|$]]

As the error says that constants cannot be concatenated, here you are trying to concatenate constant values which is illegal. Explicitly mentioning the bit sizes of each value will solve your issue. Below is the code:

<pre><code>module concat;
 bit [4:0] a;
 reg b,c,d;
 initial
 begin
 b=1'b0;
 c=1'b1;
 d=1'b1;
 a={b,c,1'b0,1'b0,d};
 {b,c,d}=3'b111;
 $display("a: %b, b: %b, c: %b, d: %b",a,b,c,d);
 end
endmodule
</code></pre>

I wrote a code like below for concatenation but it's showing an error: 

<pre><code>module main ; 
 bit [4:0] a; 
 reg b,c,d; 
 initial 
 begin 
 b = 0; 
 c = 1; 
 d = 1; 
 a = {b,c,0,0,d}; 
 {b,c,d} = 3'b111; 
 $display(" a %b b %b c %b d %b ",a,b,c,d); 
 end 
endmodule 
</code></pre>

Here the error is showing that <code>constants cannot be concatenated</code>. 

It's not able to concatenate the zeros and ones here. Can anyone help me out with this?

concatenation of the constants in systemverilog

翻译质量差，导致语言生硬或混乱。

没有提供实际的解决方法或示例。

解答不清晰，无法理解或解决问题。

页面排版不美观，阅读体验差。

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我写了一个类似下面的代码来连接，但它显示了一个错误：module main ;   bit [4:0] a;   reg b,c,d;   initial   begin      b = 0;      c = 1;      d = 1;      a = {b,c,0,0,d};      {b,c,d} = 3...

问systemverilog中常量的连接
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