++操作符在系统Verilog中是阻塞还是非阻塞？
++操作符在系统Verilog中是阻塞还是非阻塞？
提问于 2014-03-19 22:08:45
良好的编码约定表明，我们应该在组合块中使用阻塞赋值，在顺序块中使用非阻塞赋值。我想在组合块中使用++运算符，但我不知道它是否是阻塞的。下面的代码也是这样：
input [3:0] some_bus;
logic [2:0] count_ones;
always_comb begin
count_ones = '0;
for(int i=0; i<4; i++) begin
if(some_bus[i])
count_ones++;
end
end等同于：
input [3:0] some_bus;
logic [2:0] count_ones;
always_comb begin
count_ones = '0;
for(int i=0; i<4; i++) begin
if(some_bus[i])
count_ones = count_ones + 1;
end
end或者这样：
input [3:0] some_bus;
logic [2:0] count_ones;
always_comb begin
count_ones = '0;
for(int i=0; i<4; i++) begin
if(some_bus[i])
count_ones <= count_ones + 1;
end
end我确实查看了1800-2012标准，但没有弄明白。如果您的回答能将我引向标准中的适当部分，我将不胜感激。
回答 1
Stack Overflow用户
回答已采纳
发布于 2014-03-19 22:54:09
根据IEEE Std 1800-2012的第11.4.2节，它是阻塞的。
SystemVerilog包括C递增和递减赋值运算符++i、--i、i++和i--。在表达式中使用时，不需要使用括号。这些递增和递减赋值运算符的行为类似于阻塞赋值。
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原文链接：
https://stackoverflow.com/questions/22508487
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