我定义了两个模块: datapath和ctrl。
然后,我在同一个文件中定义了另一个模块,该模块实例化了datapath和ctrl。
module mult(input reset, input [3:0] i0,i1, output o);
wire [3:0] cnt, sh;
wire load, go,ld1
datapath d0(i0,i1,cnt,sh,load,go,o);
ctrl c0(reset, clk,sh,cnt,ld1,load,go);
endmodule但是verilog在"datapath d0...“行上抱怨"invalid module item”,为什么?
发布于 2013-09-25 02:46:07
前一行缺少分号。
https://stackoverflow.com/questions/18989509
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