我有一个在Digilent Nexys 3 Spartan-6板上运行的小型VHDL项目。代码的一个实体将外部接收的时钟除以因数2。外部时钟信号不是很好。它看起来更像一个正弦波,而不是一个矩形,但这是另一个问题。这是除法器的VHDL代码-它没有做太多的事情:
library IEEE;
use IEEE.std_logic_1164.all;
entity mems_prescaler is
port(
aclkr : in std_logic; -- 6.144 MHz
mems_clk : out std_logic); -- 3.072 MHz
end mems_prescaler;
architecture Behavioral of mems_prescaler is
signal output : std_logic := '0';
begin
process(aclkr)
begin
if rising_edge(aclkr) then
output <= not output;
end if;
end process;
mems_clk <= output;
end Behavioral;
我检查了映射到mems_clk的引脚上的输出信号,与我预期的相比,上升和下降时间看起来非常糟糕。每个大约70纳秒。PlanAhead中的“回转类型”和“驱动强度”设置不会改变这一点。除了示波器外,Nexys 3板上的PMOD引脚接头没有任何连接。有没有人能给我一个提示,告诉我该尝试什么?谢谢!
发布于 2016-04-14 01:13:16
我昨天找到了我问题的答案。范围就是问题所在。它的阻抗太低了,所以我不得不另找一个探头。对于我正在做的事情,我现在看到了足够好的上升和下降时间。
https://stackoverflow.com/questions/36580085
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