Verilog:如何在case语句中将取值范围定义为单个条件？
Verilog:如何在case语句中将取值范围定义为单个条件？
提问于 2019-05-24 18:31:50
我想要描述的大型多路复用器超过200个案例，每个案例包含数十个值。一些示例案例：
9000 - 9029 : addr <= 0;
9030 - 9065 : addr <= 1;
9066 - 9131 : addr <= 2;
...有没有类似于VHDL的描述方法？
when 9000 to 9027 => addr_int <= 0;或者SystemVerilog的case(value) inside
我找不到这样的东西，只有解决方案是用逗号分隔单个值或使用'casez‘和'?’。这两个都是不可能的-整个范围是7000值，并且范围不是规则的。
我对verilog比较陌生，如果有任何帮助，我们将非常感谢。
回答 1
Stack Overflow用户
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发布于 2019-05-24 18:55:04
你不能在Verilog中使用case语句来做这件事。您必须使用一系列if...else语句。
if ((value >=9000) && (value<=9029))
addr <= 0;
else if ((value >=9030) && (value<=9065))
addr <= 0;
else if ((value >=9066) && (value<=9131))
addr <= 0;
else ...Verilog中的case语句基本上与一系列if...else语句相同。
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原文链接：
https://stackoverflow.com/questions/56290869
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