问是否在verilog中用信号合成器对数组进行索引？
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Stack Overflow用户

提问于 2022-02-09 19:25:46

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综合下列内容是否有任何问题？

 // Read entry
  assign entry[7:0] = my_array[read_address[10:0]][7:0];

其中read_address是用于读取my_array的信号。

我已经习惯了读取数组的和-或逻辑，但我想知道上面的逻辑是否是可综合的，以及它会创建什么样的逻辑？

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发布于 2022-02-09 19:48:51

是的，您可以使用另一个变量或表达式作为数组的索引。问题是只有在连续任务的RHS上才允许这样做。你不会被允许做相反的事

assign my_array[read_address[10:0]] = entry; // illegal

此外，如果这是元素或信号的整个范围，则不需要选择[7:0]。事实上，这会导致有符号信号出现问题，使其成为无符号操作数。

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https://stackoverflow.com/questions/71055554

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