如何控制FPGA中的以太网分组率？
如何控制FPGA中的以太网分组率？
提问于 2022-07-19 08:54:14
我将UPD数据包从PC (Windows1010.0.19044)发送到FPGA板(Xilinx 7 VC707评估工具包)。
我看到FPGA在突发中接收数据。这意味着，我连续收到64个包的FPGA时钟速率。在那之后，我有一段时间没有得到任何东西，我再次收到64个数据包，然后这个过程会一次又一次地发生。没有数据丢失，我正确地获得了所有数据包(平均数据速率是正确的，并且等于目标速率)，但是这种类型的数据接收(突发模式)会给后续的处理核心带来问题。根据内存块大小的限制，如果我将所有突发数据包导入FIFO以管理以下处理核心的输入速率，则FIFO会变得满，数据丢失。爆发率比处理速度要高得多，所以我必须控制突发。
如何减少突发数据包的数量(64)？这是由于PC或FPGA造成的限制吗？
已测试的来自PC的以太网数据发送速率: 20 Mb/sec - 200 Mb/sec - 800 Mb/sec (在所有这些速率中，突发长度为64包)
PC规范: Intel(R)核心i7-10700 K 3.80GHz以太网: Intel以太网控制器I 225-V
处理板规范: VC707评估工具包
回答 1
Stack Overflow用户
发布于 2022-07-26 15:47:25
你所描述的爆炸是由PC/驱动程序/芯片组产生的。它可能与此无关，但这个特定的以太网控制器存在以下问题：
在试用他们推荐的驱动程序版本时，这可能是值得的。或者租一个合适的以太网测试设备。
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