问如何在SystemVerilog宏中包含"，“逗号

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不幸的是，没有很好的通用方法来处理宏中包含逗号的单个参数。有几种可能在您的使用模式中可能适合，也可能不适合：

1. 引用字符串，这些字符串总是作为单个参数来处理，
2. 参数列在父或方括号中。但在这种情况下，括号和大括号将成为参数的一部分：

下列措施将起作用：

`define PRINT(A) $display A
... 
`PRINT(("a=%b, b=%b, c=%b", a, b, c));

它将扩展到$display ("a=%b, b=%b, c=%b", a, b, c)

下面的将导致编译中的失败

`define PRINT(A) $display("a=%b b=%b c=%b", A)
`PRINT((a, b, c));

因为扩展$display("a=%b b=%b c=%b", (a,b,c))在语法上是错误的。