问在verilog中的表达式(^bus === 1'bX)是什么意思？
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Stack Overflow用户

提问于 2021-10-21 12:49:10

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我正在寻找一种方法来检测输入中的任何x或z，所以我发现了这个(^bus === 1'bX)，但是我无法解释它。我们如何能够使用这个表达式检测x或z，以及我们与谁一起做总线的xor？

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发布于 2021-10-21 12:57:26

左边的^bus是一元约简xor算子。例如，如果bus是三位宽的，那么^bus就相当于bus[0] ^ bus[1] ^ bus[2]。如果其中任何位是X或Z，则将其传播到结果。

右侧1'bX是一个将所有位设置为X的1位宽文字。

运算符===比较两边，包括X和Z状态的相等。

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https://stackoverflow.com/questions/69662297

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