问如何在verilog/system verilog中列出模块/子模块的所有层次结构？
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Stack Overflow用户

提问于 2020-07-20 16:37:27

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我想查看verilog/system编译中所有模块/子模块/实例的列表；这可能吗？我知道我可以在$display中完成%m，它将显示特定实例的层次结构。我想得到一个类似的列表，但所有的模块和实例，我可以用于以后的后处理。这些信息是否依赖于EDA工具？

(预先谢谢:)

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发布于 2020-07-20 18:27:00

大多数模拟工具都为此提供命令，或者使用某种报表，或者创建一个简单的Tcl脚本。

您也可以使用SystemVerilog的VPI或DPI/VPI组合来实现这一点，这样它就不会依赖于工具。见我2016年的DVCon论文：对SystemVerilog的反思而不自食其果

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https://stackoverflow.com/questions/62999965

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