VHDL和使用“报告”语句
我编写的一些VHDL代码遇到了一些问题(如果您好奇的话，请参阅我的另一个问题：VHDL integer'image Returns "0")。我需要一些方法来看看我的变量发生了什么。我所读到的一切似乎都表明我应该能够使用'report‘语句来查看一些输出，但是我所读到的任何东西都没有告诉我在哪里可以看到的输出。
所以我的问题是：
我正在编写VHDL代码并编写Altera DE2 FPGA板.我是否可以使用report语句获得一些输出，如果可以，如何获得输出？目前我正在使用Altera的Quartus II软件。我试着安装ModelSim，但是学生版似乎无法在Windows 7上工作(我甚至不能让安装程序出现在Windows 7上)。运行安装程序只留下一个悬空的进程)。
谢谢!
回答 3
Stack Overflow用户
发布于 2011-07-26 07:59:23
report语句将其输出打印到模拟器的控制台。如果您使用Altera，您可能想要他们发布的ModelSim版本。
a := 5;
report "The value of 'a' is " & integer'image(a);人们还使用wave跟踪来调试他们的代码。但你也需要你的模拟器。
您需要找到在Windows7上安装ModelSim的方法。
Stack Overflow用户
发布于 2012-09-28 21:06:37
菲利普和马丁都对你的问题给出了很好的答案，但我想强调VHDL是什么的一个重要方面。VHDL是一个用于两个完全不同目的的工具。
一方面，它是一种描述并发系统的行为建模语言。您的模型被编译成可执行文件并在计算机上运行。这就是我们所说的模拟器。它让我们在执行的各种状态中检查模型，并且在进入下一步:实现之前很容易调试您的设计。
VHDL也被用作描述硬件体系结构的元语言，称为RTL.此描述被转换为体系结构(合成)支持的原语列表，然后放置并路由到物理设备中。
为了充分利用语言，理解这两种用法之间的区别是很重要的。编码愉快！
Stack Overflow用户
发布于 2011-07-27 13:06:27
REPORT打印到模拟器的控制台。
GUI模式下的Modelsim有一个控制台窗口。如果控制台模式，它是呃，只是一个控制台！
GHDL也只是控制台模式，所以当您运行模拟时，它会出现在您的终端/CMD窗口中。
REPORT 不能做的是从合成的代码中打印消息。
https://stackoverflow.com/questions/6824838
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