问如何在verilog中重用具有更新输入的实例化模块
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Stack Overflow用户

提问于 2013-07-31 06:37:33

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我有一个模块：

module abc(
  input  in1,
  input  in2,
  output in3
);

在另一个主模块中实例化此模块：

abc name_abc(in1, in2, out);

现在，in1是根据其他一些信号改变的。据我所知，实例化本来会创建一个逻辑块，现在我想使用已经创建的块，但是使用不同的输入或更新的输入。有办法在verilog里这样做吗？

我想做的是：

abc name_abc(in1_updated, in2, out);

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发布于 2013-07-31 08:02:33

输入是连续的时间信号。模块实例化不是方法调用，而是不断执行逻辑，因此in1值中的任何更改都将直接传递给实例name_abc。

如果您打算使用相同的模块(硬件)，但能够在两个数据流之间切换，则意味着前面有一个mux。

wire   connect_to_abc_in;
assign connect_to_abc_in = (select) ? in1 : in1_alternative ;

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原文链接：

https://stackoverflow.com/questions/17963288

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