问为Verilog模块分配ID号或代码

EN

在这里，您可以这样做：

1. 添加ID输入端口 当这个端口被设置为常量时，设备在启动时就可以检测到它的ID。从技术上讲，您可以使用它来执行动态ID，但是通常您只需将端口连接到一个常量值。这是最灵活的选择，尤其是如果您希望将最终产品用作可配置的component.module A( /* your_ports */，输入1:0 ID )；/* .代码. * /终端模块顶部；A inst0 ( .ID(2'd0)，.* )；A inst1 ( .ID(2'd1)，.* )；A inst2 ( .ID(2'd2)，.* )；A inst3 ( .ID(2'd3)，.* )；.ID模块
2. 创建ID参数 模拟到ID输入端口，只是值是硬编码的，并且实例在编译时、模拟或设备启动之前知道ID值。唯一的参数值生成唯一的模块。如果ID为0时，它将与具有1.模块A#(参数ID) ( /* your_ports */ )；/* .代码. * /终端模块顶部；A #( .ID(0) ) inst0 ( .* )；A #( .ID(1) ) inst1 ( .* )；A #( .ID(2) ) inst2 ( .* )；A #( .ID(3) ) inst3 (.* )；.ID模块

为什么不为每个模块设置一个参数并将其用作ID呢？然后为每个实例设置唯一的参数：

module A;
   parameter ID = 0; //default value
   case (ID)
       0: //specific code for ID0
       1: //specific code for ID1
       2: //specific code for ID2
       3: //specific code for ID3
   endcase
endmodule

你的顶级模块：

module top;

  A #(.ID(0)) inst_0 (...);
  A #(.ID(1)) inst_1 (...);
  A #(.ID(2)) inst_2 (...);
  A #(.ID(3)) inst_3 (...);

endmodule

还有几点是有用的：

您可能需要检查generate block或vectorized/array module instantiation，这允许您实例化一个模块数组。

另外，请注意，一般来说，每个模块都可以看到整个层次结构。在每个模块中，您可以使用hierarchical expression访问信号。

module A;
   reg s;
   ....
   initial $display("The initial value of signal s in instance A_2 is:", top.inst_2.s);
endmodule

不过，请注意，这是不建议的，因为您的模块描述将特定于您的层次结构。