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问Altera错误(12007)：顶层设计实体"alt_ex_1“未定义
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Stack Overflow用户

提问于 2014-09-14 10:31:20

回答 4查看 99.2K关注 0票数 9

我看过前面所有的问题，似乎没有人有像我这样简单的问题。此外，我已经搜索了网络，并没有找到解决办法。

我对VHDL很陌生，并试图编译Altera提供的简单示例，如下所示：

library ieee;
use ieee.std_logic_1164.all;

entity light is
port(x1, x2: in std_logic;
          f: out std_logic);
end light;

architecture LogicFunction of light is
begin
    f <= (x1 and not x2) or (not x1  and x2);
end LogicFunction;

我遵循了Altera教程中的项目创建步骤，但当我试图编译该项目时，会得到以下错误：

Error (12007): Top-level design entity "alt_ex_1" is undefined

vhdl

intel-fpga

quartus

回答 4

Stack Overflow用户

回答已采纳

发布于 2014-09-14 16:17:01

在Starting a New Project章中，您被要求调用您的项目light。在我看来，您没有正确地遵循这一步骤，并将您的项目命名为alt_ex_1。这就是为什么会出现12007错误的原因，因为编译器不知道设计中的顶级实体是什么。

要解决这个问题，你可以：

更改Assignments -> Device -> General中的顶级实体分配。
通过Project Navigator (Files -> Set as top-level entity)将模块设置为顶级实体。

顺便说一句，1，2，3.，-都是关于同一个问题的。

票数 13

Stack Overflow用户

发布于 2014-11-20 11:29:27

我的问题是verilog代码编译器。但是当我寻找问题的时候，我总是看到这个问题。因此，我决定加入我的解决方案，以指导其他人。我花了很长时间才找到解决办法。下面是我为解决problem.Just所做的工作，请遵循以下步骤(Quartus II 14.0.0)；Assignments -> Settings -> Top-Level Entity ->Select your module

票数 16

Stack Overflow用户

发布于 2015-04-30 23:30:35

只需将指针放在项目导航面板中的文件名上，然后单击右键，然后按下(设置为顶层实体)。好了。

票数 2

页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持

原文链接：

https://stackoverflow.com/questions/25832326

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