问FPGA Spartan-6时钟频率的确定

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我正在学习如何用VHDL编写FPGA程序，并想知道如何确定时钟输入的正确频率。

我使用了时钟源连接表中的Sp605硬件用户指南，pin K21 (如果您有兴趣的话，可以使用pg 27！)被描述为"200 MHz OSC SYSCLK_P“。

然后，我使用了下面的过程来尝试从200个MHz时钟创建一个1Hz时钟

prescaler : process(CLK)
begin
    if rising_edge(CLK) then
        if (counter < 1000000) then --possibly change to number in binary
            counter <= counter + 1;
        else
            CLK_1Hz <= not CLK_1Hz;
            counter <= (others => '0');
        end if;
    end if;
end process; 

然而，如果我把计数器的上限设定为100,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000计数，是一个接近1Hz脉冲的近似值，但为什么呢？