Verilog - %0d和%d之间的差异
Verilog - %0d和%d之间的差异
提问于 2016-09-06 03:20:24
我不明白为什么互联网上的一些代码示例使用%0d来显示变量的值，而有些代码则使用%d？%0d和%d有什么区别？
data_1bit = {32{4'b1111}};
$display("data_1bit = %0d",data_1bit);
data_1bit_unsigned = {32{4'b1111}};
$display("data_1bit_unsigned = %d",data_1bit_unsigned);Stack Overflow用户
发布于 2016-09-06 03:53:36
在第21.2.1.3节中解释了这一点，即1800-2012 LRM显示数据的大小。%d使用固定宽度显示，以容纳要显示的表达式的最大可能值。%0d显示最小宽度，抑制任何前导0或空格。
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原文链接：
https://stackoverflow.com/questions/39340164
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