当设计只有输入信号Din时，如何将来自测试设备的LVDS信号连接到fpga virtex 5？
当设计只有输入信号Din时，如何将来自测试设备的LVDS信号连接到fpga virtex 5？
提问于 2016-10-12 14:17:49
我会提供din+到A1和din-到A2，在PM2模块上的引脚连接器，连接到FPGA，但我只有一个输入端口"din“在顶层vhdl设计模块连接到AG7引脚在FPGA上。如何在UCF文件中进行连接？
PM2 Pin - A1, A2
FPGA pin -AG7, AG6
FPGA bank VCCO - 2.5v, 2.5v
Pin Function - LVDS pair 100 ohm differential impedance; can also be used as single-ended回答 1
Stack Overflow用户
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发布于 2016-10-12 16:09:34
您必须手动实例化差异输入缓冲区。对于Xilinx，它将是Unisim库中的IBUFDS。要么修改端口，为din设置两个引脚，然后在现有设计中添加缓冲区，要么编写一个简单的包装器来转换diff。成对到单端，并将其传递到当前端口。
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原文链接：
https://stackoverflow.com/questions/40001015
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