如何在verilog模式下使用regexp删除I/O端口声明
如何在verilog模式下使用regexp删除I/O端口声明
提问于 2017-04-25 11:53:50
我正在尝试实例化abc_d模块，我不希望它的所有端口都声明为abc顶层模块中的I/O端口。我想将ex_out_port排除为output端口。
module abc(/*AUTOARG*/);
/*AUTOINPUT*/
/*AUTOOUTPUT*/
/*AUTOWIRE*/
abc_d u_abc_d(/*AUTOINST*/);
endmodule
//Localvariables:
//verilog-auto-output-ignore-regexp:("ex_out_port")
//END:预期代码：
module abc (/*AUTOARG*/
/Inputs
input port1;
input port2;
/Outputs
output port3;
output port4;
/*AUTOWIRE*/
wire ex_out_port;
//Instance
abc_d u_abc_d(/*AUTOINST*/
.port1 (port1),
.port2 (port2),
.port3 (port3),
.port4 (port4),
.ex_out_port (ex_out_port)):
endmodule已回答的相关问题：
回答 1
Stack Overflow用户
回答已采纳
发布于 2017-05-05 22:48:10
您的verilog-auto-output-ignore-regexp略有下降。它在去掉"ex_out_port“的括号后起作用。
//verilog-auto-output-ignore-regexp: "ex_out_port"我无法在文档或常见问题中找到任何代码示例gnore。我在veriloop站点(verilog-模式的所有者)的论坛上找到了一个例子：LISP-。
FYI:除非您严格遵循Verilog-1995语法或运行verilog模式的过时版本，否则可以考虑更改：
module abc(/*AUTOARG*/);
/*AUTOINPUT*/
/*AUTOOUTPUT*/
/*AUTOWIRE*/到自Verilog-2001以来支持的ANSI样式标头：
module abc(
/*AUTOINPUT*/
/*AUTOOUTPUT*/
);
/*AUTOWIRE*/它在功能和行为上都是一样的，生成的代码行更少。
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原文链接：
https://stackoverflow.com/questions/43609954
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