问如何在Nexys ddr 4 FPGA上产生音频输出

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Nexys 4板不包含音频编解码器，但它包含一个简单的低通(或带通)滤波器，产生来自PWM信号的声音输出。

您的编程挑战是创建一个PWM信号，其占空比代表声音输出信号的当前电平。

我会考虑以下伪代码(这里是C类代码，而不是Verilog类代码)：

signed int levelAccu = 0;

on_Every_Clock_Edge()
{
    int level = getCurrentSoundLevel();
    levelAccu += level;
    if(levelAccu > 0)
    {
        setOutputPin(HIGH);
        levelAccu -= MAX_LEVEL;
    }
    else
    {
        setOutputPin(LOW);
        levelAccu -= MIN_LEVEL;
    }
}

同时：

getSoundLevel()表示当前所需的声音输出“级别”。(如果使用采样声音，则为当前示例的值。)

MAX_LEVEL和MIN_LEVEL是“级别”的最大值和最小值。例子:如果你想播放声音，声音被存储为8位有符号的值，你有MAX_LEVEL=127和MIN_LEVEL=-128。

寄存器levelAccu应该比level多1或2位。

请注意，时钟边缘必须比音频的采样速率快得多。

我需要把声音存储在ROM中吗？

取决于你想要创造什么样的声音。

如果你想播放录音的声音样本，你必须把它们存储在内存中(RAM，ROM.)。

如果您想以编程方式生成声音(如正弦波)，则不必存储它们。

顺便提一下，，

您的问题不是Verilog特定的，但它更多的是与FPGA共同的FPGA和接近FPGA的电路。

正因为如此，"electronics.stackexchange.com“才是解决这些问题的好地方。