std_logic与std_logic_vector之差(0降至0)
std_logic与std_logic_vector之差(0降至0)
提问于 2018-06-29 16:44:04
我正在学习从网上下载的vhdl设计。一些输入/输出端口被声明为std_logic_vector(0降到0)。我不明白std_logic_vector(0降到0)和std_logic之间有什么区别。这和一些优化有关吗？你什么时候用一个代替另一个？
谢谢。
回答 1
Stack Overflow用户
回答已采纳
发布于 2018-07-05 12:35:36
您发现的代码可能是自动生成的，因此大多数情况下，许多企业都能够更改端口的宽度。为了生成这段代码，他们有一些模板，为了使模板可配置，他们创建了更改一些静态变量的能力。例如，他们将其编写为std_logic_vector(m-1 downto 0)，用户可以在GUI中更改m，因此如果用户使用m=1，自动生成的代码将具有std_logic_vector(0 downto 0)。
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原文链接：
https://stackoverflow.com/questions/51106218
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