问如何使用锁相环从非50%的占空比时钟制作50%的占空比时钟
EN

Stack Overflow用户

提问于 2019-08-09 18:25:49

回答 1查看 336关注 0票数 0

我是Verilog的新手，我的任务是使用PLL产生一个新的时钟信号(我对此也不是很熟悉)。输入时钟是一个21 MHz 57%的占空比时钟(时钟周期意味着与7个数据位同步，因此在时钟的高部分发送4位，在低部分发送其他3位)。这是一个相机链接时钟。

我想要产生一个7倍频率的时钟，这样我就可以与传入的7位数据位同步。因为我只想在积极的边缘触发我的逻辑，我想这个输出时钟的占空比并不重要。但我完全不知道该怎么做。

我想也许我可以创建一个分频器，因为我已经知道该怎么做了。因为我知道输入时钟的频率是21 MHz，所以我可以制作一个21*7 MHz时钟分频器，并将它与原来的时钟同步。但我想知道怎么用锁相环。

我从哪里开始？

我正在使用Xilinx ML605。

回答已采纳

发布于 2019-08-09 19:01:27

在Xilinx中使用计时向导。它将生成HDL代码，在硬件上实例化PLL。它将提示您输入和输出频率；根据您在问题中所描述的，听起来您似乎掌握了所需的所有信息。

PLL是FPGA上的一个硬宏，所以不可能单独用Verilog来描述。可以直接实例化一个(而不是使用时钟向导)，但是找出正确的参数是很困难的，特别是如果您缺乏使用该部件的经验的话。

票数 1

页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持

原文链接：

https://stackoverflow.com/questions/57435406

复制

相似问题

问如何使用锁相环从非50%的占空比时钟制作50%的占空比时钟EN