问基于有限状态机的算术逻辑单元verilog设计

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是的，你必须包括一个时钟信号。请注意，FSM是一个由组合逻辑和flops组成的时序电路。因此，时钟对于FSM的工作非常重要。

我不能看到你的附加图像，但我提到的是一般的，这是有效的每一个FSM。

对于上图，表示Mealey FSM，顺序逻辑只是一块Flops，它将next_state作为输入，并在下一个周期将其作为状态。组合逻辑是决定下一个状态的逻辑的逻辑。

您的时序逻辑应该编码为

always@(posedge clock or negedge rst)
begin
  if(!rst)  state <= RESET_STATE;
  else      state <= next_state;   
end

//即，如果reset被断言为低电平，则状态应遵循next_state

然后，组合逻辑应该在状态和next_state之间创建一个关系

always@*
begin
   case(state)
       RESET_STATE: ...
                    next_state = SOME_STATE;