瓜大三哥

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anytao

Zynq 7000的PS为PL分配信号

在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0],这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中,所以可将FCL...

721
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Zynq中FPGA上电时序

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求,在电路设计中,按照ZYQN 的电源要求设计,上电依次为1.0V -> 1.8V -> 1.5 V ->...

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zynq中AXI4的互联结构

当只有一个主设备和一个从设备使用AXI互联时,AXI互联不执行任何转换或流水线功能,AXI互联结构退化成直接的线连接。在这种模式下,没有延迟,同时不消耗逻辑资源...

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Zynq中的AXI4功能

AXI4-Lite接口是AXI4的子集,专用于和元器件内的控制寄存器进行通信。AXI-Lite允许构建简单的元件接口。这个接口规模较小,对设计和验证方面的要求更...

593
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​Zynq 7000的资源介绍

l允许单个,对称或者非对称(Symmetrical MultiProcessing,SMP)的多处理配置。

681
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烧写FPGA程序配置

外部控制下载FPGA配置模式,通常称为从模式,有串行和并行两种模式。在从模式中,控制程序下载可以是一个处理器,MCU,DSP处理器或者测试镜像。从模式的程序可以...

592
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Zynq 7000的背景

因此一种更灵活的SOC结构应运而生,这就是基于Xilinx的可编程SOC结构。与传统的SOC相比,Xilinx的可编程SOC充分利用了现场可编程门阵列内部结构的...

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卷积到底是个什么鬼?

作为一名苦逼工科生,《信号与系统》+《数字信号处理》是绕不过去的坎,各种让人头疼的概念与数学公式:傅里叶变化、拉普拉斯变化、Z变换、卷积、循环卷积、自相关、互相...

841
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AXI总线简介(二)

AXI协议是基于burst的,主机只给出突发传输的第一个字节的地址,从机必须计算突发传输后续的地址。突发传输不能跨4KB边界(防止突发跨越两个从机的边界,也限制...

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LDO基础知识:电源抑制比

低压差线性稳压器(LDO)最大的优点之一是它们能够衰减开关模式电源产生的电压纹波。这对锁相环(PLL)和时钟等信号调节器件在内的数据转换器尤为重要,因为噪声电源...

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AXI总线简介(一)

AXI4.0-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性扩展接口,AXI4.0-stream是ARM公司和Xilinx公司一起提出,主要用在F...

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Xilinx FPGA和CPLD供电

基于闪存技术的Xilinx CPLD具有较低的逻辑密度,功耗也比较低。为了提高逻辑密度、集成更多功能,PLD厂商的每一代器件都会采用当前最新的工艺技术。不同的功...

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FPGA中的INOUT接口和高阻态

除了输入输出端口,FPGA中还有另一种端口叫做inout端口。如果需要进行全双工通信,是需要两条信道的,也就是说需要使用两个FPGA管脚和外部器件连接。但是,有...

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Aurora NFC(本地流量控制)

Aurora 8B/10B 协议包括本地流控制(NFC)接口,其允许接收机通过指定必须放入数据流的空闲数据跳数来控制接收数据的速率。甚至可以通过请求发送器临时发...

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Aurora Share Logic

Vivado IDE 中的共享逻辑选项配置核心,包括可收集的资源,如收发器四路PLL(QPLL),收发器差分缓冲区(IBUFDS_GTE2)以及核心或示例设计中...

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Aurora Reset(复位)

复位信号用于将Aurora 8B / 10B IPCORE 设置为已知的启动状态。在复位时,内核停止任何当前操作并重新初始化新通道。在全双工模块上,复位信号复位...

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TTL、LVDS、TMDS

这种屏要求AD驱动板输入单口或双口6位//8位的三基色的TTL电平,所以连接线用得比较多,一般用FX8系列的连接头比较多,有60PIN/70PIN/80PIN,...

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Scrambling and DeScrambling

在通信系统中,经过信源编码和系统复接后生成的传送码流,通常需要通过某种传输媒介才能到达接收机。 传输媒介统称为传输信道。通常情况下,编码码流是不能或不适合直接通...

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关于去隔行的一些概念

在介绍Deinterlacer去隔行处理的方法之前,我们有必要提一下关于交错场和去隔行处理的基本知识。

892
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MII,GMII,SGMII和SSMII

TX_ER(Transmit Error): 发送数据错误提示信号,同步于TX_CLK,高电平有效,表示TX_ER有效期内传输的数据无效。对于10Mbps速率...

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