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文章/答案/技术大牛

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Lauren的FPGA

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如何对Block RAM使用Retiming（1）

ram 布局设计 block latency

对于逻辑级数较大的路径，常用的时序收敛的方法之一就是采用Retiming（中文翻译为重定时）。Retiming到底是怎么回事呢？我们可以通过下图理解。图中通过搬移触发器的位置减小了关键路径的逻辑级数。无论是把触发器向前搬移还是向后搬移，搬移后整个路径的Latency和搬移前的Latency保持一致。可以看到Retiming的前提是相邻路径有可供搬移的触发器，换言之，相邻路径的时序裕量较为“富余”，从这些“富余”中拿出一部分给时序较为紧张的路径。这样，时序紧张的路径其逻辑级数降低了，而相邻的时序“富余”的路径逻辑级数增加了，达到整体逻辑级数的平衡。

2024-04-18

750

用FPGA实现双调排序（4）

排序数据原理 fpga 表格

前面三篇文章我们介绍了双调排序的原理和具体实现方式，但都是要求序列本身是“双调”的。而实际情况是，给定序列本身是杂乱无章的，并非呈现“双调”的特征。这就要求我们先把无序序列转化为双调序列。但无需担心，这种转化也是有章可循的。

2024-04-11

740

用FPGA实现双调排序（3）

排序排序算法数据 fpga 函数

基于双调排序算法的蝶形图，我们可以得到地址的变化规律。这里以长度为16的双调序列为例，其地址变化规律入下图所示。由于长度为16，故总共需要4个Stage。图中每个Stage颜色的个数表明该Stage可分为的组数。例如Stage 0可分为1组，Stage 1可分为2组，Stage 2可分为4组，Stage 3可分为8组。每组的起始地址和对应的Stage紧密相关，例如Stage 1第0组起始地址为0，即(16/2^1)*0，第1组起始地址为8，即(16/2^1)*1。每组的地址个数也由Stage决定。例如Stage 1每组地址长度为4，即16/2^(1+1)，Stage 2每组地址长度为2，即16/2^(2+1)。同一组内，相邻地址的间距为1，例如Stage 1第0组的4个地址为[0,1,2,3]，相邻地址间距为1，第1组的4个地址为[8,9,10,11]，相邻地址间距为1。一旦确定了op1的地址就很容易确定op2的地址，因为两者之差（用diff表示）也是由Stage决定的。例如：Stage 0两者之差为8，即16/2^(0+1)，Stage 1两者之差为4，即16/2^(1+1)。

2024-04-11

820

用FPGA实现双调排序（1）

索引 fpga 排序排序算法数据

典型的排序算法包括冒泡排序、选择排序、插入排序、归并排序、快速排序、希尔排序、计数排序、双调排序等。这其中，双调排序以其高度的并行性著称，非常适合于在FPGA上实现。

2024-03-14

1080

利用香农展开定理进行设计优化

设计数据优化变量函数

香农展开（Shannon's expansion）或称香农分解（Shannon decomposition）是对布尔函数的一种变换方式。它可以将任意布尔函数表达为其中任何一个变量乘以一个子函数，加上这个变量的反变量乘以另一个子函数，如下两个公式所示案例。

2024-03-05

1890

通过重新布线修复小的保持时间违例

delay min 工具设计数据

如下图所示，设计中仅有一条路径出现保持时间违例，如果通过更换布线策略实现保持时间收敛，那么就需要重新布线，这样既耗时又不能百分之百确保保持时间违例被修复。此时我们可以尝试重新布线，而这种布线只针对违例路径。

2024-02-26

1180

DDS Rasterized模式怎么用？

配置系统原理工作量化

直接数字频率合成器（DDS: Direct Digital Synthesizers）又称数字压控振荡器（NCO: Numerically Controlled Oscillator）在数字通信系统中被广泛使用，例如：正交合成器（产生正弦和余弦信号）常用于数字上/下变频器和调制/解调器中。AMD提供了专门的DDS IP，用户只需根据设计需求进行定制。

2024-02-06

1540

UltraScale/UltraScale+ DFX设计检查清单

配置设计调试芯片工作

采用UltraScale/UltraScale+芯片进行DFX设计时，建议从以下角度对设计进行检查。

2024-01-19

1070

针对UltraScale/UltraScale+芯片DFX应考虑的因素有哪些（1）

布局工具基础芯片性能

对于UltraScale/UltraScale+芯片，几乎FPGA内部所有组件都是可以部分可重配置的，这包括CLB中的查找表（LUT）、触发器（FF）、移位寄存器（采用LUT实现）、分布式RAM/ROM等，Block如BRAM、URAM、DSP、GT（高速收发器）、PCIe、CMAC、Interlaken MAC等，SYSMON（XADC和System Monitor），时钟单元如BUFG、MMCM和PLL等，I/O相关单元如ISERDES、OSERDES和IDELAYCTRL等。只有与配置相关组件必须在静态区，包括BSAN、CFG_IO_ACCESS、EFUSE_USR、ICAP、FRAME_ECC、MASTER_JTAG、STARTUP、和USR_ACCESS。

2023-12-17

1820

DFX设计中有哪些bit文件？

bit partial 设计芯片压缩

Full configuration bitstreams对应的是静态区加动态区的完整设计，因此，该文件与传统的非DFX工程生成的bitstream从文件格式到文件结构均是一致的。同时使用方法也是一致的。另外，一些特征如对bitstream文件进行加密和压缩也是支持的。另一方面，这里的RP可以是黑盒子，即RP没有任何功能，这样可以最大程度缩减bitstream大小，如果再结合bitstream的压缩特性，那么就可以进一步提升FPGA初始配置时间。Full configuration bitstreams的加载过程如下图所示。加载完成且验证通过，DONE信号就会抬高，FPGA就进入用户模式，图中绿色标记。

2023-12-10

1850

优化DFX设计

布局连接设计芯片优化

避免RP和RP之间的直接路径假定设计中存在两个RP，分别为RP1和RP2，那么就要避免出现RP1输出直接连接到RP2或者相反从RP2输出直接连接到RP1的路径。因为这时RP边界信号（连接RP1和RP2的net）的负载都在动态区，从而必然形成Partition Pin，由于边界信号没有经过静态区逻辑单元，这些Partition Pin最终会有相应的PPLOC，这其实就增加了后续的布线压力。这种情况下，最好将其优化为RP1-> FF -> RP2。其中FF在静态区。

2023-11-30

1240

DFX设计中如何减少Partition Pin的个数

partition 布局工具继承设计

在DFXs设计中，RM和静态区之间的信号称之为边界信号。所有RM的输入/输出端口必然会有Partition Pin，布局工具会将Partition Pin放置在边界信号的某个节点上，如下图所示，图中白色高亮部分即为Partition Pin，左侧显示了这个Partition Pin的位置。

2023-11-23

1820

DFX设计如何分析

configuration report 工具接口设计

针对DFX设计，Vivado提供了命令report_pr_configuration_analysis，该命令会从设计复杂度、时钟和时序等方面对其进行分析。使用该命令时，我们主要会用到其中3个选项：-complexity、-clocking和-timing。

2023-11-09

2490

SystemVerilog不只是用于验证（2）

测试工具进程设计硬件

我们再从对可综合代码的支持角度看看SystemVerilog相比于Verilog的优势。针对硬件设计，SystemVerilog引入了三种进程always_ff，always_comb和always_latch。always_ff用于描述时序逻辑，对应FPGA中的触发器，其内部应使用非阻塞（<=）赋值方式，因为它模拟的正是触发器传输数据的方式。always_comb用于描述纯组合逻辑，其内部使用阻塞赋值方式，采用了隐式的全变量敏感列表。always_latch用于描述锁存器。FPGA设计中一般不建议使用锁存器。这样，三种进程对应三种场景，无论是设计者还是工具本身对电路意图都非常清晰。在Verilog中，只有always，换言之，这三种进程都能通过always实现。例如：

2023-10-30

1930

SystemVerilog不只是用于验证（2）

测试工具进程设计硬件

我们再从对可综合代码的支持角度看看SystemVerilog相比于Verilog的优势。针对硬件设计，SystemVerilog引入了三种进程always_ff，always_comb和always_latch。always_ff用于描述时序逻辑，对应FPGA中的触发器，其内部应使用非阻塞（<=）赋值方式，因为它模拟的正是触发器传输数据的方式。always_comb用于描述纯组合逻辑，其内部使用阻塞赋值方式，采用了隐式的全变量敏感列表。always_latch用于描述锁存器。FPGA设计中一般不建议使用锁存器。这样，三种进程对应三种场景，无论是设计者还是工具本身对电路意图都非常清晰。在Verilog中，只有always，换言之，这三种进程都能通过always实现。例如：

2023-10-30

1930

SystemVerilog不只是用于验证（1）

变量设计数据类型硬件状态机

谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL（Hardware Description Language，硬件描述语言），而SystemVerilog则是HDVL（Hardware Design and Verification Language，硬件设计与验证语言）。由此可见，SystemVerilog也是可以用于硬件设计的，也是有可综合部分的。SystemVerilog本身由3部分构成：

2023-10-23

2460

说说SystemVerilog的Interface

interface 编译接口连接设计

SystemVerilog引入了interface，这里我们从可综合的RTL代码的角度聊聊interface。

2023-10-23

3990

说说SystemVerilog的Package

import package 编译对象数据类型

谈到package，用过VHDL的工程师并不陌生。实际上，SystemVerilog中的package正是从VHDL引入的，以进一步增强其在系统级的描述能力。我们来看一下SystemVerilog中package的使用方法与注意事项。

2023-10-07

2180

DFX模式下如何读入模块的网表文件

add 布局工具接口设计

DFX模式下要求在设计的顶层文件，每个RP对应的RM只以一个空的接口形式存在，这样对顶层综合时，RM就是黑盒子。而对每个RM要采用OOC的综合方式。OOC综合本质上就是工具不会对设计的输入/输出端口插入IBUF/OBUF，同时生成该模块对应的网表文件。不论是第三方工具还是Vivado都是如此。对RM执行OOC综合，这在DFX过程中是必要的。在后续布局布线时，工具要依次读入静态区的网表文件（RM为黑盒子）、每个RP对应的RM的网表文件，这样才能形成完整的网表文件。这就要求同一个RP下的所有RM的输入/输出端口必须完全相同，包括端口的名字、方式、位宽。那么一旦静态区的网表文件和动态区的RM的网表文件准备好之后，如何读入以便Vivado后续执行布局布线？这里我们给出三种可行方法。

2023-09-27

1730

DFX设计中的常见问题

布局工具配置设计性能

DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partial Reconfiguration）。使用DFX这个名字更能准确描述其功能，即在线切换设计中某个模块的功能。我们把这个模块对应的FPGA物理区域称之为一个可重配置分区（RP，Reconfigurable Partition）。同一个RP下可动态切换的模块称之为可重配置模块（RM，Reconfigurable Module）。一个RP下可以有一个或多个RM。每个RP要通过手工布局（画Pblock）的方式指定其在FPGA中的具体位置和大小（位置约束+面积约束）。

2023-09-24

3540

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